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先进制程微缩难度高 台积电加强封装技术布局

来源:http://www.dramx.com/News/IC/20180521-13344.html 发布时间:2018-05-21

摘要: 晶圆代工龙头台积电7纳米进入量产,采用极紫外光(EUV)制程的7+纳米版本将在明年量产,5纳米预期2019年进入试产阶段。不过,先进制程微缩对速度提升及功耗下降已有趋缓现象,但花费的成本却是愈来愈高,为了维持在先进制程市场的领先优势,台积电积极加强在封装技术布局。学习集成电路知识,了解更多集成电路资讯,认准华强旗舰电子圈!

        晶圆代工龙头台积电7纳米进入量产,采用极紫外光(EUV)制程的7+纳米版本将在明年量产,5纳米预期2019年进入试产阶段。不过,先进制程微缩对速度提升及功耗下降已有趋缓现象,但花费的成本却是愈来愈高,为了维持在先进制程市场的领先优势,台积电积极加强在封装技术布局。

       台积电日前在美国召开的技术论坛上,发表多项新的封装技术,除了增加多项整合扇出型封装(InFO PoP)应用技术,亦首度宣布推出全新的多晶圆堆叠(WoW,Wafer-on-Wafer)封装技术,以及系统级整合芯片(SoICs,system-on-integrated-chips)封装技术。由此来看,台积电不仅在晶圆代工市场领先同业,今后也将在封装市场取得领先地位。

       台积电今年重头戏在于7纳米的量产,预计年底前会有超过50颗芯片完成设计定案。与16纳米FF+制程相较,7纳米芯片能提升35%的速度或降低65%功耗,闸极密度提升3倍。但若拿7纳米与采用EUV制程的7+纳米相较,闸极密度再提升20%,功耗可降低10%,速度上却没有显著提升。

        至于在5纳米的布局上,2019年上半年可望进入风险试产阶段,5纳米若与正常版7纳米相较,闸极密度虽明显增加1.8倍,但速度增幅约15%,功耗降幅约20%,的确会让客户对于采用高成本的先进制程有所疑虑。因此,台积电计划加入极低临界电压(Extremely Low Threshold Voltage,ELTV)技术,以有效提升速度及降低功耗。

        面对先进制程微缩的难度愈来愈高,台积电也计划利用封装技术来提高芯片的效能。台积电目前量产中的封装技术,包括2.5D架构的CoWoS封装,以及应用在手机芯片上的InFO封装。

        台积电的InFO技术已发展到第三代,将再推4款衍生性InFO封装技术,包括可整合DRAM及基板的InFO-MS,及可应用在5G前端模组的InFO-AIP天线封装等。

        此外,台积电也发表了全新的封装技术,其一是将3颗裸晶透过打线封装堆叠的方式整合为单颗芯片的WoW技术,其二是利用10纳米及更先进制程的导线互连技术,来连结2颗裸晶的SoICs技术。由此来看,台积电的封装布局已经由单纯的单颗芯片封装,开始朝向系统级封装(SiP)方向发展。

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