这个八进制边触发d型触发器被设计为1.65 V到3.6 V V(CC)操作。

SN74ALVCH374特别适合实现缓冲区寄存器、I/O端口、双向总线驱动程序和工作寄存器。在时钟(CLK)输入的正跃迁上，Q输出被设置为数据(D)输入的逻辑级别。

一个缓冲输出允许(OE)输入可以用来放置8个输出在一个正常的逻辑状态(高或低逻辑电平)或高阻抗状态。在高阻抗状态下，输出既不负载也不驱动母线。高阻抗状态和增加的驱动提供了没有接口或上拉组件驱动总线的能力。

OE\不影响锁存器的内部操作。当输出处于高阻抗状态时，可以保留旧数据或输入新数据。

为了保证上电或下电时的高阻抗状态，OE\应通过上拉电阻连接到V(CC)上;电阻器的最小值由驱动器的电流下沉能力决定。

有源总线保持电路将未使用或未驱动的输入保持在有效的逻辑状态。不建议在总线保持电路中使用上拉或下拉电阻。