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这些并行输入或串行输入、串行输出寄存器具有门控时钟(CLK, CLK INH)输入和覆盖的清除(CLR)\输入。并行或串行模式是由移位/负载(SH/LD)输入建立的。当高时，SH/LD\使串行(SER)数据输入和耦合8个触发器串行移位与每个时钟(CLK)脉冲。当低电平时，并行(侧面)数据输入被启用，并且在下一个时钟脉冲上发生同步加载。并行加载时，串行数据流被抑制。时钟是通过一个2输入正极nor门在CLK的低到高阶边缘上完成的，允许一个输入被用作时钟使能或时钟禁止功能。持有CLK或CLK INH高抑制时钟;保持一个低使其他时钟输入。这允许系统时钟自由运行，并且可以用其他时钟输入命令停止寄存器。只有当CLK高时，CLK INH才应改为高电平。CLR\覆盖所有其他输入，包括CLK，并将所有触发器重置为零。
【用 途】 寄存器 【性能 参数】双列16脚封装，8位移位寄存器。
SN74HC166;8位并联负载移位寄存器电路的基本特性：1) 工作电压范围：2~6V；2) 驱动输出高达10LSTTL负载；3) 低功耗，Icc最大值为80μA；4) 典型tpd=13ns;5) 在5V时的输出驱动电流为±4mA；6) 输入电流为1μA（最大值）；7) 同步负载；8) 直接清零；9) 并行到串行的转换。;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
