这种25位1:1或14位1:2的可配置注册缓冲区是专为1.7 V到1.9 V V(CC)操作。在1:1的引脚配置中,每条内存只需要一台设备驱动9个SDRAM负载。在1:2引脚配置中,每个内存需要两个设备来驱动18个SDRAM负载。
所有输入都是SSTL_18,除了LVCMOS复位(reset)\和LVCMOS控制(Cn)输入。所有输出都是边缘控制电路优化的无端内存负载,并满足SSTL_18规格。
SN74SSTU32864从差分时钟(CLK和CLK\)工作。在CLK走高和CLK走低的交叉点登记数据。
C0输入控制从寄存器a配置(低)到寄存器b配置(高)1:2引脚配置的引脚配置。C1输入控制引脚配置从25位1:1(低)到14位1:2(高)。正常运行时,C0和C1不应切换。它们应该硬连接到一个有效的低电平或高电平,以将寄存器配置为所需的模式。在25位1:1引脚配置中,A6、D6、H6端子低驱动,不应使用。
设备支持低功耗待机运行。当RESET\低时,差分输入接收器被禁用,并且允许非驱动(浮动)数据、时钟和参考电压(V(REF))输入。另外,当RESET\是低电平时,所有寄存器都被重置,所有输出都被强制降低。LVCMOS的RESET\和Cn输入总是必须保持在一个有效的逻辑高电平或低电平。
两个V(REF)引脚(A3和T3),内部连接在一起大约150。但是,需要将两个V(REF)引脚中的一个连接到外部V(REF)电源。一个未使用的V(REF)引脚应该端接V(REF)耦合电容。
该设备还通过监控系统芯片选择(DCS\和CSR\)输入支持低功耗有功操作,当DCS\和CSR输入都很高时,将从变化的状态对Qn输出进行门控。当DCS或CSR输入低时,Qn输出正常。RESET输入具有高于DCS和CSR控制的优先级,并强制输出低。如果不需要DCS控制功能,可以将CSR输入硬接线到地,在这种情况下,DCS的设置时间要求与其他D数据输入相同。
为了确保在提供稳定时钟之前从寄存器中定义输出,在上电期间RESET\必须保持在低状态。