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SN74V3640, SN74V3650, SN74V3660, SN74V3670, SN74V3680和SN74V3690是异常深入的高速CMOS，先进先出(FIFO)存储器，具有时钟读写控制和灵活的总线匹配×36/×18/×9数据流。这些FIFOs为用户提供了几个关键的好处:
总线匹配同步fifo特别适用于网络、视频、信号处理、电信、数据通信和其他需要缓冲大量数据和匹配大小不等的总线的应用程序。
每个FIFO都有一个数据输入端口(Dn)和一个数据输出端口(Qn)，这两个端口都可以假设36位、18位或9位的宽度，由主复位周期内外部控制引脚的输入宽度(IW)、输出宽度(OW)和总线匹配(BM)的状态决定。
输入端口由写时钟(WCLK)和写使能(WEN\)输入控制。在WCLK的每一个上升沿上，当声明WEN时，数据被写入FIFO。输出端口由读时钟(RCLK)和允许读(REN\)输入控制。当断言REN时，从RCLK的每个上升边的FIFO读取数据。一个输出使能(OE\)输入提供了输出的3状态控制。
RCLK和WCLK信号的频率可以在0到f(MAX)之间变化，完全独立。对于一个时钟输入相对于另一个时钟输入的频率没有限制。
这些设备有两种可能的操作定时模式:第一字跌落(FWFT)模式和标准模式。
在FWFT模式下，写到一个空FIFO的第一个字在RCLK信号的三个转换后直接时钟到数据输出行。访问第一个单词不需要断言REN。然而，随后写到FIFO确实需要一个低的REN\存取。主复位期间FWFT/SI输入的状态决定了定时模式。
对于需要比单个FIFO提供更多的数据存储容量的应用程序，FWFT定时模式允许深度扩展通过串联FIFO(即，一个FIFO的数据输出连接到下一个相应的数据输入)。不需要外部逻辑。
在标准模式下，写入空FIFO的第一个字不会出现在数据输出行上，除非执行了特定的读取操作。读操作包括激活REN\和启用上升的RCLK边，将单词从内存转移到数据输出行。
这些FIFOs有五个旗脚:空旗或输出准备(EF\/ or \)，满旗或输入准备(FF\/IR\)，半满旗(HF)，可编程几乎空旗(PAE\)，和可编程几乎满旗(PAF\)。EF\和FF\功能在标准模式下被选择。在FWFT模式下选择IR\和OR功能。HF\， PAE\和PAF\总是可用的，无论计时模式。
PAE\和PAF\可以独立编程，在内存中的任何点切换。可编程偏移量确定标志切换阈值，可以通过并行或串行方法加载。还提供了8个默认偏移量设置，以便PAE\可以设置为从空边界到预定义数量的位置进行切换。PAF阈值也可以从完整边界设置为类似的预定义值。默认偏移值是在主重置期间由FSEL0、FSEL1和LD\的状态设置的。
对于串行编程，SEN\和LD\一起，通过WCLK的每个上升边上的串行输入(SI)加载偏移寄存器。对于并行编程，WEN\和LD\通过Dn在WCLK的每个上升边加载偏移寄存器。REN\和LD\可以从RCLK每个上升边的Qn并行读取偏移量，无论是否选择了串行并行偏移量加载。
在主复位(MRS\)期间，读写指针被设置为FIFO的第一个位置。FWFT引脚选择标准模式或FWFT模式。
部分重置(PRS\)也设置到内存的第一个位置的读写指针。但是，在部分复位之前存在的计时模式、可编程标志编程方法和默认或可编程偏移设置保持不变。标记将根据计时模式和生效偏移量进行更新。PRS\是有用的重置设备中操作，当重新编程可编程标志将是不可取的。
PAE\和PAF\输出的定时模式也可以选择。PAE\和PAF\的定时模式可以设置为异步或同步。
如果选择了异步PAE\/PAF\配置，那么在RCLK的低到高转换中，PAE\被断言为低。在WCLK从低到高的转换上，PAE\被重置为高。类似地，在WCLK的低到高的转换上，PAF\被断言为低，而在RCLK的低到高的转换上，PAF\被重置为高。
如果选择了同步的PAE\/PAF\配置，PAE\只在RCLK的上升沿上断言和更新，而不是WCLK。同样，PAF\只在WCLK的上升边上断言和更新，而不是在RCLK上。所需的模式是在主复位期间由可编程标志模式(PFM)的状态配置的。
重传功能允许数据从FIFO重新读取不止一次。在RCLK边上升期间，retransmit (RT\)输入的低电平通过将读指针设置为内存数组的第一个位置来启动retransmit操作。零延迟重传定时模式可以通过RM (retransmit timing mode)来选择。在主复位期间，低RM选择零延迟重传。在主复位期间，RM上的高延时选择正常延时。
如果选择零延迟重传操作，则将第一个被重传的数据字相对于发起重传的同一RCLK边缘放置在输出寄存器上，如果RT低。
图11和图12显示了正常的延迟重传时间。参见图13和14中的零延迟重传计时。
设备可以配置不同的输入和输出总线宽度(见表1)。
提供了大端/小端数据字格式。当数据以长字(×36/×18)格式写入FIFO，并以小字(×18/×9)格式读取出FIFO时，此函数是有用的。如果选择大端模式，写入FIFO的长字的最有效字节(MSB)(字)将首先从FIFO中读出，然后是最无效字节(LSB)。如果选择little-endian格式，则先读出写入FIFO的长字的LSB，然后读出MSB。所需的模式在主复位期间通过大端/小端(BE\)引脚的状态进行配置(参见图4的总线匹配字节安排)。
当编程标记偏移时，点缀/非点缀奇偶校验(IP)位功能允许用户选择加载到并行端口(D0-Dn)的字中的奇偶校验位。如果选择了杂奇偶校验模式，FIFO在并行编程标记偏移时假定奇偶位位于D8、D17、D26和D35位。如果选择非零散奇偶校验模式，则假设D8、D17、D26为有效位，忽略D32、D33、D34、D35。通过IP输入的状态选择主复位时的分散奇偶校验模式。穿插奇偶校验控制只在偏移寄存器的并行编程中起作用。它不影响数据写入和从FIFO读取。
SN74V3640、SN74V3650、SN74V3660、SN74V3670、SN74V3680、SN74V3690采用高速亚微米CMOS技术制作，其工作温度为0°C ~ 70°C。
