C6654和C6652是高性能的固定点和浮点dsp，基于TI的KeyStone多核架构。该设备采用了创新的C66x DSP核心，C6654的核心速度可达850 MHz, C6652的核心速度可达600 MHz。对于广泛应用程序的开发人员来说，C6654和C6652 dsp都支持一个节能且易于使用的平台。此外，C6654和C6652 dsp完全向后兼容所有现有的C6000 系列的固定和浮点dsp。

TI的KeyStone架构提供了一个可编程的平台，集成了各种子系统(C66x核、内存子系统、外设和加速器)，并使用了几种创新的组件和技术来最大化设备内和设备间的通信，从而使各种DSP资源能够高效无缝地运行。该体系结构的核心是关键组件，如多核导航器(Multicore Navigator)，它允许在各种设备组件之间进行有效的数据管理。TeraNet是一种非阻塞交换结构，能够实现快速和无争用的内部数据移动。多核共享内存控制器允许直接访问共享和外部内存，而不从交换结构容量。

对于定点使用，C66x内核具有C64x+内核的4倍累积(MAC)能力。此外，C66x核集成了浮点能力，每核原始计算性能是行业领先的27.2 GMACS每核和13.6 GFLOPS每核(@850 MHz频率)。C66x核心每个周期可以执行8个单精度浮点MAC操作，可以执行双精度和混合精度操作，符合IEEE 754标准。C66x核心包含了90条新指令(与C64x+核心相比)，目标是面向浮点和向量数学的处理。这些增强在信号处理、数学和图像采集功能中使用的流行DSP内核中产生了相当大的性能改进。C66x核心与TI的上一代C6000固定和浮点DSP核心向后代码兼容，确保了软件的可移植性，缩短了软件开发周期，以便应用程序迁移到更快的硬件上。

C6654和C6652 dsp集成了大量的片上存储器。除了32KB的L1程序和数据缓存外，还有1024KB的专用内存可以配置为映射RAM或缓存。所有的L2存储器包含错误检测和错误纠正。为了快速访问外部内存，该设备包括一个32位DDR-3外部内存接口(EMIF)，运行速率为1066 MHz，并有ECC DRAM支持。

支持多种高速标准接口，包括PCI Express Gen2和千兆以太网(C6652不支持PCIe和千兆以太网)。该系列dsp还包括I(2)C, UART，多通道缓冲串行端口(McBSP)，通用并行端口(uPP)，和16位异步EMIF，以及通用CMOS IO。

C6654和C6652设备有一套完整的开发工具，其中包括:一个增强的C编译器，一个简化编程和调度的汇编优化器，以及一个Windows 调试器接口，以查看源代码执行。

TI的KeyStone多核架构提供了一种高性能结构，可以将RISC和DSP内核与特定应用的协处理器和I/O集成在一起。KeyStone架构是第一个为所有处理核心、外设、协处理器和I/O的非阻塞访问提供足够的内部带宽的架构。这个内部带宽是通过四个主要的硬件元素来实现的:多核导航器、TeraNet和多核共享内存控制器。

多核导航器是一种创新的基于包的管理器，控制8192个队列。当任务分配给队列时，Multicore Navigator提供硬件加速调度，将任务定向到适当的可用硬件。基于分组的芯片系统(SoC)使用TeraNet交换中心资源的两个Tbps容量来移动分组。多核共享内存控制器让处理核心直接访问共享内存，而不从TeraNet的容量，所以包移动不能被内存访问阻塞。