TPS701xx系列设备旨在为TMS320 DSP系列，处理器电源，ASIC, FPGA和数字应用提供一个完整的电源管理解决方案，双输出稳压器的需求。易于编程的测序功能上使TPS701xx家庭理想的任何TMS320 DSP应用程序与功率测序要求。不同的功能，如精度，快速瞬态响应，SVS监控电路，手动复位输入和使能功能，提供了一个完整的系统解决方案。

TPS701xx系列稳压器提供非常低的跌落电压和双输出电源顺序控制，这是主要为DSP应用设计的。这些器件在不使用任何附加滤波器旁路电容的情况下，具有极低的噪声输出性能，并且具有快速瞬态响应和稳定的10µF低ESR电容。

这些设备有固定的3.3V/2.5V、3.3V/1.8V、3.3V/1.5V、3.3V/1.2V和可调/可调电压运行。调节器1可以支持高达500mA，调节器2可以支持高达250mA。独立的电压输入允许设计者配置电源。

因为PMOS器件表现为一个低值电阻，跌落电压非常低(通常在稳压器1上170mV)，并且与输出电流成正比。此外，由于PMOS通过元件是一个电压驱动的设备，静态电流是非常低的，独立于输出负载(最大230µa超过输出电流的全范围)。这个LDO系列还具有睡眠模式;应用高信号在(enable)在T(J) = +25°C时关闭两个调节器，将输入电流降至1µA。

当在引脚连接到低电平输入电压。两个稳压器的输出电压分别在V(SENSE1)和V(SENSE2)引脚上被感知。

SEQ引脚上的输入信号控制两个稳压器的上电顺序。当设备使能，SEQ端子被拉高或左打开时，V(OUT2)首先打开，V(OUT1)保持关闭，直到l V(OUT2)达到其稳压输出电压的约83%。在那我V(OUT1)被打开。如果V(OUT2)被拉至83%以下(例如，过载条件开启)，V(OUT1)将被关闭。拉低SEQ终端反转上电顺序，V(OUT1)首先被打开。SEQ引脚连接到内部上拉电流源。

对于每个稳压器，有一个内部放电晶体管放电输出电容时，稳压器关闭(禁用)。

PG1引脚报告电压条件在V(OUT1)，这可以用来实现一个SVS的电路由稳压器1提供。

TPS701xx具有a重置(SVS、POR或Power-On Reset)。重置输出ini在DSP系统和相关的数字应用在欠压条件下复位。重置V(OUT2)和两个手动复位引脚(MR1和MR2)。当V(OUT2)达到其稳压的95%时MR1和MR2都处于高逻辑状态，重置120ms延迟后进入高阻抗状态。重置当V(OUT2)调节输出电压被拉至其调节电压的95%以下(例如，过载条件)时，进入逻辑低状态。为了监控V(OUT1)，可以连接PG1输出引脚MR1或MR2．

该设备有一个欠压锁定(UVLO)电路，防止内部调节器打开un l V(IN1)达到2.5V。