TSB41LV06A提供了实现基于电缆的IEEE 1394网络中的6端口节点所需的数字和模拟收发功能。每个电缆端口包含两个差分线收发器。收发器包括根据需要监测线路条件的电路，以确定连接状态、进行初始化和仲裁以及进行包接收和传输。TSB41LV06A设计用于与链路层控制器(LLC)接口，如TSB12LV21、TSB12LV22、TSB12LV23、TSB12LV31、TSB12LV41、TSB12LV42或TSB12LV01A。

TSB41LV06A只需要一个外部24.576 MHz晶体作为参考。可以提供一个外部时钟代替晶体。内部振荡器驱动内部锁相环(PLL)，产生所需的393.216 MHz参考信号。此参考信号在内部被划分为时钟信号，用于控制输出编码频闪和数据信息的传输。提供一个49.152 MHz时钟信号给相关LLC用于两个芯片的同步，并用于接收数据的重新同步。PD (power-down)功能，当PD终端高使能时，锁相环停止工作。

TSB41LV06A在自身和LLC之间支持一个可选的隔离屏障。当ISO\输入终端系高时，LLC接口输出行为正常。与低ISO \终端时,启用内部区分逻辑,输出驱动,这样他们可以通过电容耦合或变压器电隔离屏障如附件所述的IEEE Std 1394 - 1995和J P1394a补充(5.9.4节)(以下称为附件J类型隔离)。为了与TI总线持有人隔离操作，PHY上的ISO\终端必须是高的。

通过电缆端口传输的数据位从LLC通过2条、4条或8条并行路径接收(取决于请求的传输速度)，并在与49.152 MHz系统时钟同步的TSB41LV06A内部锁定。这些比特以串行、编码的方式组合在一起，并以98.304、196.608或393.216 Mbits/s(分别称为S100、S200和S400的速度)作为输出数据频闪信息流传输。在传输过程中，所述编码数据信息在所述TPB电缆对上差分传输，所述编码频闪信息在所述TPA电缆对上差分传输。

在接收报文时，关闭接收电缆口的TPA和TPB发射器，使能接收电缆口的接收器。所述TPA电缆对上接收所述编码数据信息，所述TPB电缆对上接收所述编码频闪信息。对所接收的数据频闪信息进行解码，以恢复所接收的时钟信号和串行数据位。串行数据位被分成2位，4位，或8位并行流(根据指示的接收速度)，重新同步到本地49.152 MHz系统时钟，并发送到相关的LLC。收到的数据也被传输(重复)在其他活动(连接)电缆端口。

TPA和TPB电缆接口都结合了差分比较器来监控初始化和仲裁期间的线路状态。内部逻辑使用这些比较器的输出来确定仲裁状态。TPA通道监测输入电缆共模电压。此共模电压的值在仲裁期间用于设置下一个包传输的速度。此外，该TPB通道监测该TPB对上的输入电缆共模电压，以确定是否存在远程供电的双绞线偏置电压。

TSB41LV06A在TPBIAS端提供1.86 V标称偏置电压，用于端口终端。PHY包含6个独立的TPBIAS电路。这个偏置电压，当通过电缆被远程接收器看到时，表明存在一个活跃的连接。这个偏置电压源必须由一个1uf的外部滤波电容来稳定。

TSB41LV06A中的线路驱动器在高阻抗电流模式下工作，并被设计为与外部112-工作线路终端电阻网络以匹配110-电缆阻抗。双绞线两端各设一个网络。每个网络由一对串联的56-组成电阻。与双绞线a端直接相连的一对电阻的中点与相应的TPBIAS电压端相连。直接连接到b双绞线端子的一对电阻的中点通过并联R-C网络耦合到地，推荐值为5k外线端阻设计为与内部接收电路并联时符合标准规范。连接在R0和R1端子之间的外部电阻设置驱动器的输出电流，以及其他内部工作电流。此电流设置电阻的值为6.3 k±1%。这可以通过放置6.34 k来实现±1%电阻与1-M并联电阻。

当双绞线连接时，TSB41LV06A的电源断开时，TSB41LV06A的收发电路对电缆呈现高阻抗，不负载电缆另一端的TPBIAS电压。

当TSB41LV06A与一个或多个没有带出的端口一起使用时，未使用端口的双绞线端子必须被终止以保证可靠运行。对于每个未使用的港口，应将城规会+及城规会-端子系在一起，然后拉至地面，或将城规会+及城规会-端子连接至建议的终端网络。一个未使用的端口的TPA+、TPA-和TPBIAS终端可能不连接。TPBIAS端子可以连接到一个1uf电容对地或左浮动。

TESTM、SE和SM端子用于设置各种制造测试条件。正常操作时，TESTM端子应接在V(DD)上，SE应通过1k接地电阻，而SM应直接接地。

使用4个封装终端作为输入，设置self-ID包中的4个配置状态位的默认值，并根据设备设计采用硬线高低。PC0-PC2端子用于指示节点的默认电源等级状态(是否需要从电缆供电或是否能够给电缆供电)。功率类编码参见表1。C/LKON终端用作输入，表明该节点是同步资源管理器(IRM)或总线管理器(BM)的竞争者。

TSB41LV06A支持IEEE P1394a规范中定义的挂起/恢复。挂起机制允许对直接连接的端口置于低功耗状态(挂起状态)，同时保持总线段之间的端口到端口连接。挂起状态是指端口不能发送或接收数据事务报文。但是，处于挂起状态的端口能够检测连接状态的变化和检测进入的TPBias。当TSB41LV06A的所有6个端口都被挂起时，除带隙参考发生器和偏置检测电路外的所有电路都被下电，从而显著节省电力。暂停/恢复操作的更多细节请参考P1394a规范。建议在新设计中使用suspend/resume。

端口收发电路在断电(PD输入端子断言高)、复位(reset \输入端子断言低)、端口没有有源电缆连接或由内部仲裁逻辑控制时禁用。在下电、复位或LLC命令关闭端口时，TPBias输出被禁用。

CNA(电缆非活动)输出端子在没有双绞线端口接收输入偏置时被断言为高(即，它们要么断开或暂停)，可以与LPS一起使用，以确定何时下电TSB41LV06A。CNA节点的输出未被debbe。当PD终端断言高时，CNA检测电路被启用(不管端口之前的状态如何)，RESET\终端上的下拉被激活，从而强制复位TSB41LV06A内部逻辑。

LPS(链路电源状态)终端与C/LKON终端配合使用，管理节点的电源使用情况。LLC的LPS信号与LCtrl位一起使用(见应用信息部分的表1和表2)，以指示LLC的有电/电源状态。LPS信号还用于复位、禁用、初始化PHY-LLC接口(无论LCtrl位的状态如何，PHY-LLC接口的状态完全由LPS输入控制)。

如果LPS输入低于2.6 us，则认为是不活跃的，否则认为是活跃的。当TSB41LV06A检测到LPS不活动时，它将PHY-LLC接口置于低功率复位状态，在此状态下CTL和D输出保持在逻辑零状态，LREQ输入被忽略;但是，sysck输出仍然是活动的。如果LPS输入超过26 us, phys - llc接口将进入低功率禁用状态，sysck输出也处于非激活状态。在硬件复位过程中，PHY-LLC接口也处于关闭状态。不管PHY-LLC接口的状态如何，TSB41LV06A继续提供正常网络运行所需的中继器功能。当接口处于复位或禁用状态，LPS再次激活时，PHY将接口初始化并使其恢复正常工作。

当PHY-LLC接口处于低功耗禁用状态时，如果所有端口都处于非活动状态(断开、禁用或挂起)，TSB41LV06A将自动进入低功耗模式。在这种低功耗模式下，TSB41LV06A禁用其内部时钟发生器，并根据端口的状态禁用各种电压和电流参考电路(例如，一些参考电路必须保持活动以检测新的电缆连接、断开或输入TPBias)。最低的功耗超低功耗的睡眠模式)在所有端口断开连接或禁用端口的中断启用位清除时获得。TSB41LV06A退出低功耗模式时,有限合伙人输入宣称高或当一个端口事件发生时要求TSB41LV06A成为活跃为了应对事件或通知LLC的事件(例如,输入偏差检测悬浮港口,暂停端口检测到断开,在非禁用端口上检测到一个新的连接，等等)。TSB41LV06A在低功耗模式下，LPS高时，在7.3 ms内SYSCLK输出激活(phys - llc接口初始化并生效)。

PHY使用C/LKON终端通知LLC上电并激活。当激活时，C/LKON信号是一个大约163 ns周期的方波。当LLC处于非活动状态并发生唤醒事件时，PHY激活C/LKON输出。如前所述，当LPS输入为非活动状态或LCtrl位清除为0时，LLC被认为为非活动状态。当接收到到该节点的链接上的PHY包时，或者当PHY中断发生时，会有条件地发生唤醒事件。当LLC激活时(LPS激活和LCtrl位设置为1)，PHY也会在总线复位时减少C/LKON输出，除非PHY中断条件存在，否则会导致C/LKON激活。