The Texas Instruments TSB43AB21A device is an integrated 1394a-2000 OHCI PHY/link layer controller (LLC) device that is fully compliant with The PCI Local Bus Specification, The PCI Bus Power Management Interface Specification (Revision 1.1)， IEEE Std 1394-1995, IEEE Std 1394a-2000和1394 Open Host Controller Interface Specification (Release 1.1)。它能够在33mhz PCI总线和1394总线之间以100M、200M、400M比特/s的速度传输数据。TSB43AB21A提供1个1394端口。TSB43AB21A设备还支持IEEE Std 1394a-2000断电功能，用于电池驱动的应用程序和仲裁增强。

根据1394开放主机控制器接口规范(OHCI)和IEEE Std 1394a-2000的要求，内部控制寄存器是内存映射和不可预取的。PCI配置头通过PCI指定的配置周期访问，并提供即插即用(PnP)兼容性。此外，TSB43AB21A设备符合PC 2001设计指南规定的PCI总线电源管理接口规范。TSB43AB21A支持D0、D1、D2、D3电源状态。

TSB43AB21A设计提供了PCI总线主控，连接到内存控制器后能够以132M字节/秒的速度传输cacheline数据。因为PCI延迟可能很大，所以提供了深度fifo来缓冲1394数据。

TSB43AB21A设备为SBP-2性能提供了物理写提交缓冲区和高度调优的物理数据路径。TSB43AB21A设备还提供多个等时上下文、多个cacheline突发传输和高级内部仲裁。

先进的CMOS工艺实现了低功耗，允许TSB43AB21A器件在PCI时钟速率高达33 MHz的情况下工作。

TSB43AB21A phy层提供了在基于电缆的1394网络中实现单端口节点所需的数字和模拟收发器功能。电缆端口包含两个差分线收发器。收发器包括根据需要监测线路条件的电路，以确定连接状态、进行初始化和仲裁以及进行包接收和传输。

TSB43AB21A phy层只需要一个外部24.576 mhz晶体作为电缆端口的参考。可以提供一个外部时钟代替晶体。内部振荡器驱动内部锁相环(PLL)，产生所需的393.216 mhz参考信号。这个参考信号在内部被划分为时钟信号，以控制输出编码频闪和数据信息的传输。一个49.152 mhz时钟信号提供给集成LLC进行同步，并用于接收数据的重新同步。

通过电缆端口传输的数据位从集成LLC接收，并与49.152 mhz系统时钟同步锁存内部。这些比特以98304m、196.608M或393.216M比特/秒(分别称为S100、S200或S400的速度)的顺序组合、编码和传输，称为输出数据频闪信息流。传输时，编码数据信息在双绞线B (TPB)上差分传输，编码频闪信息在双绞线A (TPA)上差分传输。

在接收报文时，关闭接收电缆口的TPA和TPB发射器，开启接收电缆口的接收器。所述TPA电缆对上接收所述编码数据信息，所述TPB电缆对上接收所述编码频闪信息。对所接收的数据频闪信息进行解码，以恢复所接收的时钟信号和串行数据位。将串行数据位重新同步到本地的49.152 mhz系统时钟并发送到integrated LLC。

TPA和TPB电缆接口都结合了差分比较器来监控初始化和仲裁期间的线路状态。内部逻辑使用这些比较器的输出来确定仲裁状态。TPA通道监测输入电缆共模电压。此共模电压的值在仲裁期间用于设置下一个包传输的速度。此外，该TPB通道监测该TPB对上的输入电缆共模电压，以确定是否存在远程供电的双绞线偏置电压。

TSB43AB21A在TPBIAS端提供1.86 v标称偏置电压，用于端口端接。这个偏置电压，当通过电缆被远程接收器看到时，表明存在一个活跃的连接。这个偏置电压源必须用1.0µF的外部滤波电容来稳定。

TSB43AB21A器件中的线路驱动器在高阻抗电流模式下工作，并被设计为与外部112-工作±1%。

当TSB43AB21A设备的电源断开，连接双绞线时，TSB43AB21A收发电路对电缆呈现高阻抗，不负载电缆另一端的TPBIAS电压。

当设备处于低功耗状态(例如D2或D3)时，如果端口处于非活动状态(断开、禁用或挂起)，TSB43AB21A会自动进入低功耗模式。在这种低功耗模式下，TSB43AB21A设备禁用其内部时钟发生器，也禁用各种电压和电流参考电路，这取决于端口的状态(例如，一些参考电路必须保持活动，以检测新的电缆连接、断开或输入TPBIAS)。当端口断开连接或关闭并清除端口中断使能位时，可以获得最低的功耗(超低功耗休眠模式)。

当主机控制器控制寄存器的位19 (LPS)在OHCI偏移50h/54h时，TSB43AB21A设备退出低功耗模式(见章节4.16，主机控制器控制寄存器)设置为1或当一个端口事件发生时要求TSB43AB21A设备成为活跃为了应对事件或通知LLC的事件(例如,输入偏差检测悬浮港口,暂停端口检测到断开,或者在非禁用端口上检测到新的连接)。当TSB43AB21A装置在低功耗模式下,内部49.153 mhz时钟变得活跃(和集成PHY层成为手术)后2 ms内位19 (LPS)主机控制器控制寄存器在OHCI抵消50 h / 54 h(参见4.16节,主机控制器控制寄存器)设置为1。

TSB43AB21A设备支持硬件增强，以更好地支持数字视频(DV)和MPEG数据流接收和传输。这些增强是通过OHCI偏移量A88h的同步接收数字视频增强寄存器实现的(见第5章TI扩展寄存器)。这些改进包括对传输的DV和mpeg格式流的自动时间戳插入，以及对接收的DV流的通用同步包(CIP)报头剥离。

CIP格式由IEC 61883- 1:20 98规范定义。对同步数据上下文的增强实现为DV和MPEG CIP格式的同步时间戳的硬件支持。TSB43AB21A设备支持修改同步时间戳字段，以确保通过软件插入的值不过时，即在发送报文时，该值小于当前的周期定时器。