TSB83AA23是一个集成的IEEE Std 1394b-2002链路层控制器(LLC)设计和物理层(PHY)设计组合在一个单一的封装中，以满足当今1394总线应用的要求。TSB83AA23设备能够具有特殊的800-Mbps性能;因此，提供吞吐量和带宽，以有效和快速地移动数据之间的PCI和1394总线。TSB83AA23设备还提供出色的超低功耗运行和智能电源管理能力。器件提供IEEE 1394 LLC功能和PHY功能，兼容100-Mbps、200-Mbps、400-Mbps、800-Mbps串行总线数据速率。

TSB83AA23作为33-MHz/32位PCI本地总线和IEEE Std 1394a-2000或IEEE Std 1394b-2002串行总线接口之间的接口。它能够支持98.304,196.608,393.216,491.52或786.432 Mbps的串行数据速率(分别称为S100, S200, S400, S400B，或S800的速度)。当作为一个PCI总线主，TSB83AA23设备能够多缓存线数据突发，在连接到内存控制器后，32位传输速率为132M字节/秒。

由于TSB83AA23设备的高吞吐量潜力，可能会遇到大的PCI和遗留的1394总线延迟，这可能会导致1394数据溢出。为了克服这个潜在的问题，TSB83AA23实现了深度发送和接收FIFO(见章节1.1，功能，FIFO大小信息)来缓冲1394数据，因此，防止了可能的问题由于总线延迟。这也确保了设备可以在S800上传输和接收持续的最大同步或异步数据有效负载。

TSB83AA23 LLC部分实现了其他性能增强，以提高设备的整体性能，例如用于增强sbb -2性能的高度调优的物理数据路径、物理写后缓冲区、多个等时上下文和高级内部仲裁。

TSB83AA23 LLC部分还实现了硬件增强，以更好地支持数字视频(DV)和MPEG数据流接收和传输。这些增强通过TI扩展偏移量A80h的等时接收数字视频增强寄存器实现(见第6.3.4节，等时接收数字视频增强寄存器)。这些增强包括对传输的DV和mpeg格式流的自动时间戳插入，以及对接收的DV流的通用同步包(CIP)报头剥离。

CIP格式由IEC 61883- 1:20 98规范定义。对同步数据上下文的增强实现为DV和音频/视频CIP格式的同步时间戳的硬件支持。TSB83AA23设备支持修改同步时间戳字段，以确保通过软件插入的值不过期——也就是说，小于发送数据包时的当前周期定时器。

TSB83AA23的性能和增强的吞吐量使其成为今天的1394 PC市场的一个优秀的选择;然而，便携式、移动甚至台式PC电源管理方案继续要求设备使用越来越少的功率，而TI的1394产品线通过提供行业中功率最低的1394设备继续提高标准。TSB83AA23器件代表了TI致力于迎接功率敏感应用挑战的下一个进化。TSB83AA23具有超低的运行功率要求和智能电源管理能力，可以根据设备使用情况自主节约电力。TSB83AA23 LLC完全支持D0、D1、D2、D3(热/冷)电源状态，详见《PC 2001设计指南》和《PCI电源管理规范》。PME唤醒事件支持取决于操作系统的支持和实现。

根据1394开放主机控制器接口规范(OHCI)和IEEE Std 1394a-2000的要求，内部控制寄存器是内存映射和不可预取的。PCI配置头通过PCI本地总线规范指定的配置周期访问，并提供即插即用(PnP)兼容性。此外，TSB83AA23 LLC部分完全符合最新的PCI本地总线规范，PCI总线电源管理接口规范，IEEE Std 1394b-2002, IEEE Std 1394a-2000和1394开放主机控制器接口规范。

TSB83AA23 PHY部分提供了实现基于电缆的IEEE 1394网络中的三端口节点所需的数字和模拟收发器功能。每个电缆端口包含两个差分线收发器。收发器包括根据需要监测线路条件的电路，以确定连接状态、进行初始化和仲裁以及进行包接收和传输。

TSB83AA23由多个电压电源供电，3.3 v电源用于I/O和LLC部分，以及一个核心电压电源用于PHY部分。在推荐运行条件下，按要求为PLLVDD_CORE和DVDD_CORE端子提供铁芯电压电源。PLLVDD_CORE终端必须与DVDD_CORE终端分开，PLLVDD_CORE终端使用1-µF和较小的解耦电容进行解耦，DVDD_CORE终端使用1-µF和较小的解耦电容单独解耦。DVDD_CORE和PLLVDD_CORE之间的分离可以通过单独的供电轨来实现，也可以通过单独的供电轨来实现，其中DVDD_CORE和PLLVDD_CORE通过滤波网络分开，以抑制来自PLLVDD_CORE电源的噪声。此外,REG_EN必须断言是低的，以使LLC段的内部电压调节器。如果REG_EN没有拉低，1.8 v的电源轨道必须应用到REG18引脚。

TSB83AA23需要一个外部98.304 mhz晶体振荡器来产生一个参考时钟。外部时钟驱动内部锁相环(PLL)，产生所需的参考信号。这个参考信号提供控制输出编码信息传输的时钟信号。PD (power-down)功能，当PD终端高使能时，锁相环停止工作。

通过电缆端口传输的数据位被内部锁存、串行组合、编码，并以98.304、196.608、393.216、491.52或983.04 Mbps(分别称为S100、S200、S400、S400B或S800的速度)作为输出信息流传输。

为了确保TSB83AA23符合IEEE Std 1394b-2002标准，必须申明BMODE端子。

请注意BMODE终端不选择电缆接口操作模式。BMODE终端选择内部PHY段- llc段接口运行模式，并影响电缆上的仲裁模式。BMODE正常运行时必须拉高。

电缆接口可在所有端口上遵循IEEE Std 1394a-2000协议或IEEE Std 1394b-2002协议。操作模式由所连接端口的接口能力决定。当任何端口连接到符合IEEE Std 1394a-2000标准的设备时，该端口上的电缆接口以兼容的S100、S200或S400速度在IEEE Std 1394a-2000数据频闪模式下工作。当双语端口连接到符合IEEE Std 1394b-2002标准的节点时，该端口上的电缆接口按照IEEE Std 1394b-2002标准以S400B或S800的速度运行。双语端口的线缆接口连接方式由TSB83AA23自动确定。

为了将端口作为IEEE Std 1394b-2002双语端口操作，端口(DS0或DS1)的数据频闪仪终端必须通过1k接地电阻。当IEEE Std 1394b-2002双语或IEEE Std 1394b-2002 Beta-only连接器连接到该端口时，该端口必须在IEEE Std 1394b-2002双语模式下运行。为了将该端口作为仅IEEE Std 1394a-2000端口操作，必须将数据频闪器终端(DS0或DS1)通过1k拉至3.3 V V(CC)电阻。只有当端口连接到IEEE Std 1394a-2000连接器(推荐使用6引脚或4引脚)时，端口才必须强制进入数据频闪仪模式。提供这种模式以确保IEEE Std 1394b-2002信令不会通过IEEE Std 1394a-2000电缆发送。

在数据包接收过程中，串行数据位被PHY部分分成2位、4位或8位并行流，并发送给链路层控制器(LLC)部分。接收的数据也在其他连接的和有源电缆端口上传输(重复)。

双绞线对A (TPA)和双绞线对B (TPB)电缆接口都包含差分比较器，当连接到符合IEEE Std 1394a-2000的设备时，在初始化和仲裁期间监测线路状态。内部逻辑使用这些比较器的输出来确定仲裁状态。TPA通道监测输入电缆共模电压。此共模电压的值用于IEEE Std 1394a-2000模式仲裁，并设置下一个包传输的速度。此外，该TPB通道监测该TPB对上的输入电缆共模电压是否存在远程供电的双绞线偏置(TPBIAS)电压。

当连接到IEEE标准1394a-2000标准节点时，TSB83AA23 PHY部分在TPBIAS端提供1.86 v标称偏置电压。PHY部分包含三个独立的TPBIAS电路(每个端口一个)。这个偏置电压，当通过电缆被远程接收器看到时，表明存在一个活跃的连接。这个偏置电压源必须用一个1µF的外部滤波电容来稳定。

线路驱动器在TSB83AA23 PHY部分是设计与外部112-工作终端电阻网络匹配110-电缆阻抗。双绞线两端各需要一个终端网络。每个网络由一对串联的56-组成电阻。连接到TPA端子的一对电阻的中点连接到相应的TPBIAS电压端子。直接连接到TPB端子的一对电阻的中点通过并联RC网络耦合到地，推荐值为5k和270pf。当与内部接收电路并联时，选择符合标准规格的外线终端电阻。在R0和R1端子之间连接一个精密的外部电阻设置驱动器的输出电流，以及其他内部工作电流。

当双绞线连接时，TSB83AA23的电源断开时，TSB83AA23的收发电路向电缆呈现高阻抗信号，不负载电缆另一端的设备。

当使用TSB83AA23 PHY部分时，没有一个或多个端口带出连接器时，未使用端口的双绞线端子必须被终止以保证可靠运行。对于每个未使用的端口，必须强制端口为IEEE Std 1394a-2000-only模式(data-strobe-only模式)，然后将TPB+和TPB -终端绑在一起，然后拉到地面;或者TPB+和TPB -终端可以连接到建议的正常终端网络。未使用端口的TPA+和TPA -终端可以不连接。TPBIAS端子可以通过1-µF电容接地或不连接。

TESTM、TESTW、SE和SM端子用于设置各种制造测试条件。为了正常工作，TESTM和TESTW终端必须通过1k接入VDD电阻。SE和SM端子必须通过1k接地电阻。

使用三个包终端作为输入来设置self-ID包中的三个配置状态位的缺省值。它们可以通过1k被拉得很高电阻器或硬连线低作为设备设计的一个功能。PC0、PC1和PC2端子表示节点默认的电源等级状态(需要从电缆上供电或能够给电缆供电)。PHY寄存器集中的竞争者位表示该节点是同步资源管理器(IRM)或总线管理器(BM)的竞争者。在TSB83AA23上，这个位只能通过写入PHY寄存器设置。如果一个节点是IRM或BM的竞争者，节点软件必须在PHY寄存器中设置这个位。

PHY部分的LPS(链路电源状态)终端与LKON终端一起管理节点的电源使用情况。LLC区段的PHY_LPS信号与LCtrl钻头一起使用(见1.3.5)来指示LLC区段的有功/功率状态。LPS信号还重置、禁用和初始化PHY分段- llc分段接口(PHY分段- llc分段接口的状态完全由LPS输入控制，而不管LCtrl位的状态)。正常操作时，PHY段的LPS端必须连接到LLC段的PHY_LPS端。

如果LPS输入低于LPS_RESET时间(请参阅LPS终端定义)，则认为它是不活动的，否则认为它是活动的。当PHY部分检测到LPS输入不活跃时，PHY部分- llc部分接口被置于低功耗复位状态，其中CTL和D输出保持在逻辑0状态，LREQ输入被忽略;但是，PCLK输出仍然是活动的。如果LPS输入保持低电平超过LPS_DISABLE时间(见LPS终端定义)，PHY分段- llc分段接口将进入低功耗禁用状态，在此状态下PCLK输出也保持不活动。无论PHY段- llc段接口的状态如何，TSB83AA23继续必要的PHY中继器功能，以正常网络运行。当接口处于复位或禁用状态，LPS输入再次激活时，PHY部分初始化接口并恢复正常操作。在硬件复位过程中，PHY段- llc段接口也处于禁用状态。当LPS终端被感知到已经进入LPS_DISABLE时间后返回到激活状态时，TSB83AA23发出总线复位。这广播节点自我id包，其中包含更新的L位状态(PHY部分和LLC部分现在可访问)。

PHY部分使用LKON终端通知LLC部分电源和成为活跃。激活时，输出的LKON信号为方波。当LLC部分不活动时，PHY部分激活LKON输出，并发生唤醒事件。如前所述，当LPS输入不活动或LCtrl位清除为0时，LLC段被认为是不活动的。当接收到到该节点的链接上的PHY包时，或者当PHY中断发生时，会有条件地发生唤醒事件。PHY部分deasserts LKON LLC时的输出部分变得活跃(有限合伙人感觉到活跃和LCtrl位设置为1)。PHY部分还deasserts LKON输出发生总线重置时,除非PHY中断条件存在,否则会导致LKON活跃。如果TSB83AA23处于电源循环状态，并且电源级从0到4，则PHY部分将LKON使用大约167个µs，或者直到两个LPS都处于活动状态且LCtrl位为1。