电阻限制电路中的电流。上拉电阻和下拉电阻经常被提及和使用。在每个系统的设计中使用了大量的上拉电阻和下拉电阻。在上拉电阻和下拉电阻的电路中，经常会出现这样一个问题：为什么上拉电阻会上拉？为什么下拉电阻器会下拉？为什么下拉电阻器旁边总是有一个电阻器？

上拉电阻与下拉电阻可以概括如下：

上拉是通过电阻将不确定信号钳制在高电平，同时电阻起到限流作用。下拉式结构也是如此。

对于非集电极（或漏极）断路输出电路（例如，普通栅极电路提高电流和电压的能力有限。上拉和下拉电阻器的主要功能是为开路集电极输出电路提供输出电流通道。上拉是向器件注入电流，下拉是输出电流；强度仅为上拉电阻的电阻值。）下拉电阻器不同，因此没有严格的区别。

电平值的大小和高度是相对于地电平的。因此，在查看电平值的大小时，我们应该参考地的电平值。这些引脚是否连接到地与它们是否连接到外围设备无关，因为事实上，高电平或低电平是重要的相对于地平面。

如果你只是想让这个节点成为一个高电平，并且输出阻抗非常大，直接连接到电源不会有什么伤害。但是，如果单片机想降低这个节点，也就是说，单片机会将节点接地，因此5V电源和地面之间会有短路钕。

当节点需要处于低电平时，只需将其接地。电源和地面之间有一个10k的均匀电阻，因此不会发生短路。当低电平时，电源和地面之间有一个负载电路。有时节点会串联一个电阻。当电流流向低阻抗的地方时，电流将通过连接到电源的电路。电阻流向接地，而不是连接到节点的电阻。由于连接到节点的电阻阻抗很高，因此低电平点的电位为低电平。

可以认为，对于IC的I/O端口，控制IC内部的高电平和低电平相当于控制O/O端口与其内部GND或非常大的电阻（如100kΩ）连接。当I/O端口为低电平0V时，控制IC芯片O/O端口的引脚与IC内部GND连接集成电路。

当I/O端口处于高电平（如5V）时，I/O端口引脚与芯片中的一个非常大的电阻（如100kΩ）相连。有时在I/O节点串联一个电阻值较小的电阻（如68Ω）。由于电流流向低阻抗的地方，当芯片中的I/O端口Ω与GND连接，处于低电平，电源与芯片中的上拉电阻和GND形状连接，此时，I/O端口节点处的电流将流向芯片内部的GND。因为节点处串联了一个电阻值较小的电阻，这相对于G而言是高电阻ND，即使稍大一点，也是高电阻，因此电流不会流过串联电阻。

当使用下拉电阻器时（所谓的上拉和下拉用于高电阻状态），当I/O端口处于高电阻状态时，可通过上拉电阻器将其维持在高电平。

具体来说，如上所述：当I/O端口处于高电阻状态时，使用下拉电阻器将端口与GND连接。高电阻状态具有较大的电阻值，可以理解为断开。实际上，它与芯片内部电阻值较大的电阻器相连。向下拉时，它被拉到地上，没有电流，电平值为0。它可以工作，除非给这个引脚一个高电平值。

上拉电阻器和下拉电阻器的功能总结如下：

一：提高电压水平

当TTL电路驱动CMOS电路时，如果TTL电路的输出高电平低于CMOS电路的高电平，则有必要在TTL的输出端连接上拉电阻器以提高输出高电平的值。

OC门电路必须增加拉电阻，以提高输出的高电平值。

二：增加输出引脚的驱动能力

三：n/a引脚（引脚未连接）防静电和抗干扰

在CMOS芯片上，为了防止静电造成的损坏，不能挂起未使用的引脚。通常，上拉电阻器的连接可降低输入阻抗并提供负载释放路径。同时，当引脚悬空时，更容易受到外部电磁干扰。

四：电阻匹配

抑制反射波干扰。长线传输中的电阻失配容易引起反射波干扰。结合下拉电阻匹配电阻，可有效抑制反射波干扰。

五：预设空间状态/默认电位

一些CMOS输入与上拉或下拉电阻器连接，以预设默认电位。当不使用这些引脚时，这些输入被拉低至低电平或拉高至高电平。

I2C总线上的空闲状态由下拉电阻器获得。

六：提高芯片输入信号的噪声容限

如果输入端处于高阻状态或高阻抗输入端处于悬浮状态，则需要添加下拉或下拉电阻，以避免随机电平的影响，从而影响电路的运行。类似地，如果输出端子处于无源状态，则需要添加下拉或下拉电阻器。例如，输出端只是三极管的集电极，从而提高了芯片输入信号的抗噪声能力，增强了抗干扰能力。