问:什么是锁相环合成器?

频率合成器允许设计者产生多种输出频率，作为单一参考频率的倍数。其主要应用是产生本振(LO)信号，用于射频信号的上下转换。

合成器在锁相环(PLL)中工作，其中相位/频率检测器(PFD)将反馈频率与参考频率的分解版本进行比较(图1)。PFD的输出电流脉冲经过滤波和集成以产生电压。该电压驱动外部压控振荡器(VCO)增加或减少输出频率，从而驱动PFD的平均输出接近零。

频率是通过使用计数器来缩放的。在所示示例中，ADF4xxx合成器与外部滤波器和压控振荡器一起使用。输入参考(R)计数器将参考输入频率(本例中为13 MHz)降低到PFD频率(F(PFD) = F(REF) / R);反馈(N)计数器降低输出频率，以便与PFD处的缩放参考频率进行比较。在平衡状态下，两个频率相等，输出频率为N × F(PFD)。反馈计数器为双模预分频器类型，有a和B两个计数器(N = BP + a，其中P为预分频器值)。

图2显示了超外差接收机的典型应用。基站和手机LOs是最常见的应用，但合成器也见于低频时钟发生器(ADF4001)、无线局域网(5.8 GHz)、雷达系统和防撞系统(ADF4106)。

问:选择锁相环合成器时要考虑的关键性能参数是什么?

答:主要有相位噪声、参考杂散和锁紧时间。

相位噪声:对于给定功率水平的载波频率，合成器的相位噪声是载波功率与在定义的频率偏移(合成器通常为1khz)下1hz带宽中的功率之比。以dBc/Hz表示，带内(或近端)相位噪声主要由合成器控制;压控振荡器的噪声贡献在闭环中进行高通滤波。

参考热刺:这些是由内部计数器和电荷泵在PFD频率下工作产生的离散偏置频率的伪影。来自电荷泵的上下电流不匹配、电荷泵泄漏和电源的不适当解耦将增加这些杂散。杂散的音调将得到混合下来的顶部想要的信号和降低接收器的灵敏度。

锁定时间:锁相环的锁相时间是指在给定的频率容限内从一个指定频率跳到另一个指定频率所需要的时间。跳变大小通常由锁相环在其分配的频带内工作时必须完成的最大跳变决定。GSM-900的步长为45 MHz, GSM-1800的步长为95 MHz。要求的频率公差分别为90hz和180hz。锁相环必须在少于1.5个时隙内完成所需的频率步长，其中每个时隙为577µs。

问:我根据需要的输出频率选择了合成器。如何选择锁相环中的其他元素?

一个。频率参考:一个好的、高质量的、低相位噪声的基准对于稳定的低相位噪声射频输出至关重要。从TCXO晶体中获得的方波或剪切正弦波提供了出色的性能，因为更锐利的时钟边缘导致r计数器输出的相位抖动更少。ADF4206系列具有板载振荡器电路，允许使用低成本的at切割晶体作为参考。虽然可预测的AT晶体的成本是tcxo的三分之一，但除非采用变容管补偿方案，否则它们的温度稳定性很差。

VCO:压控振荡器将施加的调谐电压转换为输出频率。在压控振荡器的整个频率范围内，灵敏度变化很大。这可能使环路不稳定(参见环路滤波器)。一般情况下，压控振荡器的调谐灵敏度(Kv)越低，压控振荡器的相位噪声越好。合成器相位噪声将在与载波的较小偏移量处占主导地位。远离载波，压控振荡器的高通滤波噪声将开始占主导地位。GSM的带外相位噪声规格为-130 dBc/Hz，偏移量为1mhz。

回路滤波器:有许多不同类型的环路滤波器。最常见的是图3所示的三阶积分器。一般情况下，环路滤波器带宽应为PFD频率(通道间隔)的1/10。增加环路带宽将减少锁定时间，但滤波器带宽不应超过PFD/5，以避免显著增加不稳定的风险。

环路滤波器的带宽可以通过将PFD频率或电荷泵电流加倍而加倍。如果VCO的实际Kv明显高于用于设计环路滤波器的标称Kv，则环路带宽将明显比预期宽。在宽带锁相环设计中，环路带宽随Kv的变化是一个主要的设计挑战，Kv的变化可以超过300%。增加或减少可编程电荷泵电流是补偿由Kv变化引起的环路带宽变化的最简单方法。

Q.如何针对相位噪声优化锁相环设计?

a .使用低N值:由于相位噪声从PFD(参考频率)以20 log N的速率增加，因此将N减少2倍将使系统相位噪声提高3db(即，将PFD频率加倍可使相位噪声降低10 log2)。因此，应始终使用最高可行的PFD频率。

选择比要求频率更高的合成器:在900 MHz的相同条件下工作，ADF4106将比ADF4111提供6 db的相位噪声(见表1)。

使用指定的最低有效值电阻:减小有效值增加电荷泵电流，从而降低相位噪声。

表1。综合相位抖动很大程度上取决于合成器的带内相位噪声。系统参数:[900-MHz RF, 200-kHz PFD, 20-kHz环路滤波器]

问:相位噪声为什么重要?

相位噪声可能是锁相环选择中最关键的规格。在传输链中，线性功率放大器(PA)是最难设计的模块。通过减少基带信号上变频中的相位误差，低相位噪声的LO将给设计师提供更大的非线性余量。

GSM接收机/发射机(Rx/Tx)的系统最大相位误差规格为5°rms。从表1中可以看出，当锁相环贡献的相位噪声降低时，允许的PA相位误差贡献可以显著增加。

在接收端，低相位噪声对于获得良好的接收机选择性(接收机在存在干扰的情况下解调信号的能力)至关重要。在图4的示例中，左侧所需的低电平信号被附近不需要的信号淹没，并与LO噪声(封闭的虚线区域)混合。在这种情况下，滤波器将无法阻止这些不需要的干扰。为了解调所需的RF信号，要么发射端需要更高的输出功率，要么LO相位噪声需要改进。

问:为什么骨刺水平很重要?

答:大多数通信标准对本LO可以产生的杂散频率分量(杂散)有严格的最大规格。在传输模式下，必须限制杂散电平，以确保它们不会干扰同一系统或附近系统中的用户。在接收机中，LO杂散会显著降低混合下调信号的解调能力。图4显示了互反混频器的效果，其中由于大量不希望的信号与振荡器上的噪声混合，所需的信号被噪声淹没。对杂散噪声分量也会产生同样的效果。

高水平的杂散会迫使设计人员缩小环路带宽(减慢响应速度)，从而间接影响锁定时间，以便对这些不需要的组件提供足够的衰减。保证低参考杂散的关键合成器规格是低电荷泵漏和电荷泵电流的匹配。

问:为什么锁定时间很重要?

a .许多系统使用跳频作为保护数据安全、避免多径干扰和避免干扰的手段。锁相环用于实现频率锁定的时间是宝贵的时间，不能用于发送或接收数据;这降低了可实现的有效数据速率。目前还没有一种锁相环能够足够快地跳频以满足GSM协议的定时要求。在基站应用中，两个独立的锁相环设备并行使用，以减少浪费的插槽数量。当第一个锁相环为发射机生成LO时，第二个锁相环移动到下一个分配的信道。在这种情况下，超快速(<10µs)沉降锁相环将显着降低物料清单(BOM)和布局复杂性。

问:我如何最小化锁定时间?

A.通过增加PFD频率。PFD频率决定了在VCO/N和参考信号之间进行比较的速率。增加PFD频率可以增加电荷泵的更新，减少锁定时间。它还允许环路带宽被拓宽。

环路带宽。环路带宽越宽，锁定时间越快。代价是更宽的环路带宽将减少杂散产物的衰减并增加集成相位噪声。大幅增加环路带宽(>PFD/5)可能会导致环路变得不稳定并永久失去锁定。45度的相位裕度产生最佳的沉降瞬态。

避免调谐电压接近地或Vp。当调谐电压在电荷泵供电轨(Vp)的一伏特以内时，电荷泵开始在饱和区域工作。该区域运行会显著降低沉降时间;它还可能导致频率跳升与跳降不匹配。可以通过使用可用的最大Vp或使用有源环路滤波器来避免在该饱和区域的操作。使用具有较高Kv的压控振荡器将允许Vtune保持更接近Vp/2，同时仍然在所需的频率范围内调谐。

选择塑料电容器。有些电容器表现出介电记忆效应，这可能会阻碍锁定时间。对于快速锁相应用，建议使用“塑料薄膜”松下ECHU电容器。

Q.哪些因素决定了我可以使用的最大PFD频率?

为了获得PFD频率阶跃的连续输出频率

其中P为预分频器值。

ADF4xxx提供低至8/9的预缩放器选择。这允许比许多竞争部件更高的PFD频率，而不会违反上述规则，使低相位噪声锁相环设计成为可能。即使不满足此条件，如果B >A和B >2在编程寄存器中。

问:分数n从1970年就出现了。它对锁相环设计人员有什么好处?

A.整数n锁相环的输出分辨率受限于PFD频率的阶跃。分数n允许锁相环输出的分辨率降低到PFD频率的一小部分。它可以产生分辨率为100hz的输出频率，同时保持高PFD频率。因此，n值明显小于整数n。由于电荷泵的噪声以20 logN的速率乘以输出，相位噪声的显著改善是可能的。对于GSM900系统，分数n ADF4252的相位噪声性能为-103 dBc/Hz，而整数n ADF4106的相位噪声性能为-93 dBc/Hz。

另外一个显著的优势是，分数- n可以改善锁时间。PFD频率设置为20 MHz，环路带宽为150 kHz，将允许合成器在30µs内跳变30 MHz。目前的基站需要2个锁相环块，以保证LOs能够满足传输的时序要求。随着分数- n的超快锁定时间，未来的合成器将具有锁定时间规格，允许2个“乒乓”锁相环被单个分数- n锁相环块取代。

问:如果小数n提供了所有这些优势，为什么整数n的pll仍然如此受欢迎?

A.虚假水平!一个分数n除以19.1的除数是由n除数除以191.9的概率是90%，除以200.1的概率是10%。平均除法是正确的，但瞬时除法是不正确的。因此，PFD和电荷泵不断尝试纠正瞬时相位误差。提供平均功能的西格马 - 得尔塔调制器的重数字活动在输出处产生杂散分量。数字噪声，加上与辛勤工作电荷泵匹配的不准确性，导致杂散水平大于大多数通信标准所允许的水平。直到最近，像ADF4252这样的小数n器件才在伪数性能方面做出了必要的改进，使设计人员能够考虑在传统的整数n市场中使用它们。

问:你们最近发布了哪些PLL器件，它们有什么不同，我将在哪里使用它们?

一个。ADF4001是一个< 200mhz锁相环，引脚兼容流行的ADF4110系列，但取消了预分频器。在所有时钟必须与单个参考源同步的情况下，应用程序是稳定的参考时钟生成器。它们通常与vcxo(压控晶体振荡器)一起使用，vcxo具有比vco更低的增益(Kv)和更好的相位噪声。

ADF4252是双分数- n器件，杂散<70 dBc。它提供了20µs的锁定时间，而整数n为250µs，由于PFD频率高，相位噪声为100 dBc/Hz，这是一种突破性的产品，可以在相位噪声和杂散之间进行软件可编程权衡。

ADF4217L/ADF4218L/ADF4219L是LMX2331L/LMX2330L/LMX2370的低相位噪声升级。它们的功耗仅为7.1 mA，与竞争器件相比，相位噪声提高了4 db。这对手机设计师来说是个好消息!

ADF4106是一个6 ghz锁相环合成器。适用于5.4- 5.8 ghz频段的WLAN设备，是市场上噪声最低的整数n锁相环。

Q.有哪些工具可以模拟循环行为?

a . simPLL是应用研发实验室开发的仿真工具。它包括广泛的模型合成器以及流行的vco和tcxo。它允许用户在许多配置中设计无源和有源环路滤波器，模拟压控振荡器，锁相环和参考噪声，并模拟杂散和沉降行为。一旦设计完成，可以使用安富利的内部网页根据设计订购定制评估板。

该工具是免费的，可以从。商用Eagleware和MATLAB工具也被广泛使用。

问:与同类竞争部件相比，专有部件是否具有特定优势?

相位噪声是许多系统设计人员的关键指标。ADF4113系列的相位噪声性能通常比国家同类产品好6 dB，比富士通或飞利浦同类产品好10 dB。根据“P (2) - P”规则，预缩放器设置的扩展选择可以保护设计人员在选择更高的PFD频率时免受损害。另一个主要优点是选择八个可编程电荷泵电流;在宽带设计中，压控振荡器的增益变化很大，可编程电流可以调整，以确保整个频带的环路稳定性和带宽一致性。

问:锁相环行业的未来发展方向是什么?

答:虽然芯片组解决方案在头条新闻中占据突出地位，特别是针对GSM，但新一代的移动电话和基站最初仍可能倾向于离散解决方案。分立PLL和VCO模块提供了更好的噪声性能和隔离，并且在设计周期开始时已经大批量生产。

手机对缩小尺寸和电流消耗的需求推动了l系列双合成器的发展，该合成器采用微型CSP封装，采用0.35µm Bi-CMOS。集成的VCO和PLL模块将成为新系统设计的主要增长点，其中电路板面积和初始设计成本的降低至关重要。

然而，最令人兴奋的发展可能是分数n技术。最近在马刺性能方面的改进使得ADF4252得以发布，并创造了前所未有的兴趣。相位噪声的改进、超快的锁定时间和架构中固有的多功能性可能会主导未来多标准高数据速率无线系统的LO模块。