集成到数字转换器(adc)提供高分辨率，可以提供良好的线频和噪声抑制。从无处不在的7106开始，这些转换器已经存在了相当长的一段时间。集成架构提供了一种新颖而直接的方法来将低带宽信号转换为其数字表示。这些类型的转换器通常包括用于LCD或LED显示器的内置驱动器，并在许多便携式仪器应用中发现，包括数字面板仪表和数字万用表。

单斜率ADC架构

积分ADC的最简单形式使用单斜率架构(图1a和1b)。在这里，一个未知的输入电压被集成，并与一个已知的参考值进行比较。积分器跳闸比较器所需的时间与未知电压(T(INT)/V(IN))成正比。在这种情况下，已知的参考电压必须稳定和准确，以保证测量的准确性。

这种方法的一个缺点是，精度还取决于积分器的R和C值的公差。因此，在生产环境中，每个组件值的微小差异会改变转换结果，并使测量的可重复性很难实现。为了克服这种对分量值的敏感性，采用了双坡积分结构。

双斜率ADC架构

双斜率ADC (DS-ADC)对未知输入电压(V(IN))进行固定时间(T(INT))的积分，然后使用已知参考电压(V(REF))进行可变时间(见图2)的“解积分”(T(DEINT))。

这种体系结构相对于单斜率的主要优点是，最终的转换结果对组件值中的错误不敏感。也就是说，在集成周期中由组件值引入的任何误差将在去集成阶段被抵消。方程形式为:

Vin × T(INT) = V(REF) × T(DEINT)

或

T(deint) = T(int) × (v (in) / v (ref))

从这个方程中，我们可以看到，解积分时间与V(IN) / V(REF)的比值成正比。双斜率变换器的完整框图如图3所示。

例如，为了获得10位分辨率，您将集成1024(2(10))个时钟周期，然后分解至多1024个时钟周期(给出2 × 2(10)个周期的最大转换)。要获得更高的分辨率，请增加时钟周期的数量。转换时间和分辨率之间的权衡是这个实现所固有的。对于给定的分辨率，可以通过适度的电路改变来加快转换时间。不幸的是，所有的改进都将一些精度转移到匹配、外部组件、电荷注入等方面。换句话说，所有加速技术都有较大的错误预算。即使在图1中简单的转换器中，也有许多潜在的误差源需要考虑(电源抑制[PSR]，共模抑制[CMR]，有限增益，过电压问题，积分器饱和，比较器速度，比较器振荡，“翻转”，介电吸收，电容器泄漏电流，寄生电容，电荷注入等)。

多斜率积分adc

双斜率架构的正常分辨率限制是基于误差比较器的速度(这假设系统的直流误差已经通过设计高直流增益、缓冲、积分器和比较器的高PSR和CMR而最小化)。对于20位转换器(大约百万分之一)和1MHz时钟，转换时间约为2秒。误差比较器看到的斜坡速率约为2V/10(6)除以1微秒。大约是2微伏/微秒。有了如此小的转换率，误差比较器将允许积分器远远超出其跳闸点相当多。这种超调(在积分器输出处测量)称为“残差”。这种蛮力技术不太可能实现20位转换器。

相反，我们可以转换前10位最高有效位(一个积分/去积分周期)，然后将残差放大2(5)，然后再次去积分，然后将残差放大2(5)，然后最后一次去积分。如果残留物被正确放大(即电荷注入和其他误差很小)，该技术可以在提高分辨率和减少转换时间方面非常强大。注意，实际的重构是:(第一次分解时间之和× 2(10))减去(第二次分解时间之和× 2(5))加上(第三次分解时间之和× 2(0))。

深入架构分析

Auto-Zero

在前面的分析中，我们假设有一个理想的转炉。在实际操作中，电路会有一个随时间和温度漂移的偏置。为了尽量减少这种影响，双斜率变换器采用自动归零相位。在自动调零期间，缓冲运算放大器、积分器和比较器的偏置电压被测量并存储在外部电容器上。因此，积分周期有效地从零偏移开始。

行拒绝

DS-ADC最吸引人的特性之一是它能抑制不需要的50/60Hz信号。如果积分周期正好持续时间T，则(理论上)所有N × 1/T的频率都被完全拒绝。因此，对于T = 100ms, 10Hz的倍数被拒绝。这种抑制的实际限制是由于积分器的有限摆动(因为我们不希望它饱和)和50/60Hz频率本身不可避免的“摆动”。在很长一段时间内，可以平均50/60Hz以获得非常准确的时间基础。然而，在很短的时间内，它会抖动几赫兹。这将限制实际的线路抑制约40-60dB。

误差预算分析

DS-ADC在误差预算中有几个项。这主要是由于他们所针对的高精度。

放大器必须具有高共模抑制(CMR)，电源抑制(PSR)和高有限增益(因此缓冲器可以充分驱动其电阻性负载和积分器的电容性负载)。满量程积分电流[V(IN)(max) / R(INT)]通常为20-100微安。这个值是在低功耗和克服PC板漏电流的影响之间的权衡。一些工程师尝试将B级放大器用于这些运放，以节省供电电流。然而，不可避免的交叉失真必须仔细分析，因为它很容易比所有其他误差都大。

比较器需要在一个时钟周期的一小部分内响应相当小的信号。信号依赖于解积分期间的摆率(I / C = V(REF) / (R(INT) × C(INT)))。随着分辨率的提高，这个信号可以达到亚毫伏/微秒。必须尽量减少无意的迟滞，因为这会导致“翻转”。侧翻被定义为接近正的满量程re ng和接近负的满量程re ng之间的差值。该参数通常在DS数据表电气规格中指定，通过简单地施加满量程正电压，然后施加满量程负电压，然后将结果相加来测试。

减少误差最有用的技术之一是缩短输入端子并进行测量。如果ADC设计使用上行/下行计数器作为累加器，那么测量误差可以很容易地从输入信号(V(IN))转换结果中减去。这种技术并不总是可以接受的，因为如果在每次转换之前进行校准，它会使转换时间加倍。然而，它可以纠正比偏移错误更多的错误(如内部比较器的延迟、电荷注入等)。

外部组件

用户必须为集成电路提供一个电阻(用于将输入电压转换为电流)，一个积分器电容器和一个自动归零电容器。两种电容器都需要特殊的DA(介电吸收)。图4所示的积分器电容器模型显示了由与主电容器并联的高值串联R' c '分量(由电介质松弛引起)组成的电容器。这些系列RC元件使电容器表现得好像它有“记忆”。例如，假设一个电容器被充电到1000伏特，持续不确定的时间，然后短路10个时间常数(SW1移动到位置1)。当开关移动到位置3时，由于“记忆”效应，电容器“松弛”到零伏特以外的电压。这种现象最终限制了变换器的精度、分辨率和阶跃响应。

与其他ADC架构相比

现在我们来看看积分ADC与SAR和西格马 - 得尔塔 ADC的对比。闪存和流水线ADC架构将被忽略，因为它们很少(如果有的话)与速度较慢的集成架构竞争。

相对于逐次近似寄存器(SAR) ADC

SAR和集成架构都能很好地处理低带宽信号。SAR ADC具有更宽的带宽范围，因为它们可以轻松地在低MHz范围内转换信号，而集成架构限制在约100个采样/秒。这两种架构都具有低功耗。由于SAR ADC可以在转换之间关闭，因此有效功耗与积分ADC相似(到一阶)。两种转换器之间最大的区别是共模抑制和所需外部元件的数量。因为用户设置了积分时间，不需要的频率，如50Hz或60Hz可以有效地切掉。SAR ADC不允许这样做。此外，由于积分基本上是一种平均方法，因此积分ADC通常具有更好的噪声性能。SAR ADC具有码边噪声和杂散噪声，转换后的杂散噪声对SAR ADC的影响比对积分ADC的影响更不利。

集成ADC易于转换低电平信号。由于积分器斜坡由积分器电阻的值设置，因此很容易将输入信号范围与ADC相匹配。大多数sar期望在ADC输入处有一个大信号。因此，对于小(即毫伏)信号，需要前端信号调理电路。

集成ADC比SAR需要更多的外部元件。SAR通常需要一对旁路电容器。集成ADC需要良好的集成电容和参考电容以及低漂移集成电阻。此外，参考电压通常是一个非标准值(如100mV或409.6mV)，因此经常使用参考分压器电路。

相对于西格马 得尔塔 ADC

西格马 - 得尔塔 ADC使用过采样来获得非常高的分辨率。它还允许输入带宽在低MHz范围内。与集成ADC一样，该架构具有出色的线抑制性能。它还提供了一个非常低功耗的解决方案，它允许低电平信号转换。与积分ADC不同，西格马 - 得尔塔不需要任何外部组件。此外，由于其数字架构，它不需要修剪或校准。由于过采样的性质和sigma delta包含数字滤波器的事实，前端通常不需要抗混叠滤波器。Sigma-delta转换器的分辨率通常为16位至24位，而集成adc的分辨率范围为12位至16位。由于其简单的架构和成熟度，集成adc相当便宜，特别是在12位级别。然而，在16位时，西格马 - 得尔塔也提供了一个低成本的解决方案。