来自ISSI, Integrated Silicon Solution Inc.的DDR4 SDRAM是一种高速，动态，随机访问存储器，内部配置为16个银行，4个银行组，每个银行组4个银行(为x4/x8)，和8个银行，2个银行组，每个银行组4个银行(为x16 DRAM)。DDR4 SDRAM采用8n预取架构来实现高速运行。8n预取架构与接口相结合，用于在I/O引脚上每个时钟周期传输两个数据字。DDR4 SDRAM的单个读或写操作包括一个8n位范围内，四个时钟数据传输内部DRAM核心和八个相应的n位范围内，一个半时钟周期的数据传输在I/O引脚。

对DDR4的读和写操作SDRAM是面向突发的，从一个选定的位置开始，并在一个编程序列中持续8个突发长度或4个“切碎”突发。操作首先注册一个激活命令，然后注册一个读或写命令。与ACTIVATE命令注册的地址位用于选择要激活的银行和行(x4/8中的BG0- bg1和x16中的BG0选择银行组，BA0-BA1选择银行，A0-A14选择行)。位注册地址一致读或写命令是用来选择的起始列位置操作,确定auto-precharge命令发布(通过A10),并选择BC4或BL8模式“动态”(通过A12)如果启用模式寄存器。