Zipcores浮点数学IP核是作为本地VHDL源代码提供的，并与广泛的FPGA、SoC和ASIC技术兼容。浮点ip与标准ieee754算法兼容。浮点组合包括所有常见浮点操作的核心，包括乘、除、加/减、平方根和浮点格式之间的转换。所有的IPs都是完全流水线的，具有非常低的延迟。浮点数学IP核是高速、高通量数学运算的理想选择。

特性

• 提供通用的，人类可读的VHDL源代码

• 技术独立，平台之间完全可移植性

• 适用于任何FPGA、任何SoC或任何定制ASIC解决方案

• 不与任何特定供应商或EDA工具绑定- Xilinx Vivado 和Intel Quartus 或Lattice Diamond 设计软件同样有效

• 一次性收费和无限制使用的简单知识产权许可(根据许可协议T和C)

• 购买后1年内的技术支持和维护

• 提供完全定制的设计服务-如果核心不完全符合要求，可以相应地修改

应用程序

• 浮点管道和算术单元

• 浮点处理器

• 浮动/固定数字系统之间的接口