全球对通信服务的需求持续上升，制造商必须不断缩小新安装的网络设备的尺寸和成本，同时保持高标准的服务和质量。建立一个强大的网络的一部分是管理时钟。时钟和定时要求的范围从有线和无线网络集线器的系统级同步，到高密度收发器机柜内的本地信号分配。为了应对这种广泛的设计挑战，公司聘请信号完整性专家来解释规格，监督测试，并推荐保证在整个网络中保持干净，低抖动时钟的组件。

询问任何一个信号完整性专家关于时间抖动的问题，他/她可能会概述分布式组件带来的挑战，这些组件一个接一个地消耗了系统的总抖动预算。时钟上的时间抖动是边缘不确定性的度量。所有系统都能容忍一定数量的时钟边缘不确定性。但是，当时钟边缘出现在越来越随机的时间时，系统开始崩溃。错过一个时钟周期可能导致发射器和接收器不同步。

当时间抖动限制了系统的整体信噪比或误码率时，数据可能会丢失。在移动网络中，这可能导致通话质量下降，甚至掉线。

考虑一个需要四个时钟功能串联的系统:倍频、分频、相位偏移和电平转换。如果每个功能由单独的组件执行，则必须将每个设备的时间抖动进行数学组合以计算总时钟路径抖动。四个级联组件，每个具有1.5皮秒(ps) rms的抖动规格，产生3 ps rms的总抖动(注意:平方和的平方根方法适用)。

因此，完整的时钟路径的抖动是单个组件的两倍。

现在将其与将所有关键时序功能集成到单个器件中的解决方案进行比较，该解决方案是一个完整的锁相环(PLL)，包括用于倍频的压控振荡器(VCO)，具有内置相位偏移功能的五通道分频器，以及提供LVPECL, LVDS或CMOS电平选择的时钟输出驱动器。采用集成的方法，总时钟路径抖动可以控制到远低于1 ps rms。

Devices的AD9516集成2.8 GHz时钟发生器具有14通道分布，使网络设计人员能够从单个芯片生成14个干净，低抖动时钟。此外，AD9516在其六个LVPECL输出之间提供低时间倾斜。这种能力意味着设计人员可以确保所有六个时钟边缘都在一个定义良好的时间窗口内发生。LVDS/CMOS通道包括可编程延迟线，可用于补偿系统其他部分的延迟。两个输入a和b具有自动切换功能，在参考时钟故障时提供保护。最后，由于独立振荡器是网络中最可能发生故障的组件之一，因此AD9516通过集成片上VCO来提高整体系统可靠性。

Devices提供广泛的时钟和定时解决方案，使信号完整性工程师能够在降低新设备尺寸和成本的同时保持性能。