数字革命通过重塑我们与周围世界的关系，改变了我们沟通、工作和旅行的方式。电子产品的数字化已经改变了我们的世界，它使一个庞大的便携式、可访问的、相互连接的通信媒体网络成为可能。然而，数字技术所承诺的优势只有在技术能够忠实地将数字语言1和0转换为自然信号的情况下才能发挥出来。

数字革命的发展一直以摩尔定律为特征，摩尔定律指出，芯片上的晶体管数量每18个月翻一番。另一方面，技术则以墨菲定律为特征——如果任何事情都可能出错，那它就一定会出错。技术的进步不是由工艺的改进决定的，而是由电路和物理晶体管建模的创新决定的。这些技术在性能、功率和集成的多个维度上逐步改进。

集成趋势和分区案例

集成趋势是容量和系统成熟度的函数;在许多情况下，系统接受度和单位产量从未增长到证明循环世代开发的合理性。在其他应用程序中，例如基站、仪器和军事应用程序，严格的性能要求导致离散的实现。在蜂窝和Wi-Fi等消费者普遍接受的情况下，竞争力量推动了成本的持续降低。随着技术的部署成本越来越高(如掩模、工具和工程成本)，证明这些开发的合理性所需的回报也在增加。与此同时，竞争力量促使公司在标准生命周期的早期投入大量资金。如果一个市场起飞，而一家公司的芯片组还没有准备好，那么财务结果可能是可怕的。

从本质上讲，企业被迫进行投资，为市场起飞做好准备，而这种投资越来越昂贵，与此同时，客户对供应商的要求也越来越高。构建当今复杂的通信系统所需的研发投资获得可接受的回报是一个非常棘手的命题。根据soc的复杂程度，开发成本很容易从1000万美元到2000万美元不等，对于90nm设计来说甚至更高。因此，新计划的成功取决于确定你的知识产权有价值的市场，然后安排合作伙伴来满足客户需求。越来越少的公司能够处理系统开发的所有方面。然而，关注性能成本、TTM和财务回报是绝对必要的。

对于像WiMAX这样的新兴通信应用，第一代系统通常是使用多个ic开发的。MAC/调制解调器部分可以使用fpga和现成的dsp;RF部分通常使用离散元件，如lna、混频器和合成器，adc和dac弥补了这一差距。随着产量的增长，数字逻辑通常集成在专用ASIC上，在某些情况下，该数字ASIC上包含adc / dac，以便与更集成的RF解决方案一起使用。对于其他具有尺寸限制的应用，例如移动电话或USB加密狗，可以将其与数字功能集成在一起，可以在使用多芯片模块的封装中的一个系统中，也可以在单个芯片上。有许多不同的方法来驱动更小的尺寸和成本，但趋势是，随着产量的增加，尺寸和成本下降。在某些情况下，成本为王，可以牺牲RF性能(例如，某些WLAN消费者应用)，尽管客户没有意识到这一点。在其他情况下，尺寸是最重要的，而功能的集成是驱动因素。

没有成功的秘诀。许多公司通过许多不同的集成和成本降低策略取得了成功。需要明确的是，必须做出最小化电子物料清单(eBOM)、尺寸和TTM的开发选择。系统分区的智能设计是实现成功的关键。

传统分割——市场风险的时机

混合信号电路在数字ASIC上的集成为许多实现挑战打开了大门，因此引入了上市时间，更重要的是，产品的收入时间风险。尽管混合核心已经在独立的基础上进行了验证，但核心的性能是集成它的环境的一个函数。电源路由、寄生电容和工艺变化等问题对于纯数字芯片来说并不重要，但现在具有更大的意义。

根据复杂性、设计流程和自动化工具的不同，从fpga验证的纯数字设计到硅的时间从2到6个月不等。另一方面，从混合信号设计到第一块硅的周期时间可能需要三倍的时间——假设内核是可用的，并在适当的选择过程中得到验证。电路对数百万晶体管在微伏范围内的信号下开关所产生的噪声的敏感性需要更多的关注和多次设计和布局审查，从而增加了硅和工作样品的时间。

这个问题并非不可克服。有多种技术可用于减轻相互作用，但这些技术需要仔细注意掩模的自定义布局，这需要工程时间和资源。它当然需要一套全新的核心竞争力，这可能已经是一个超负荷的工程团队。

评估板的设计和布局对器件的混合信号部分的性能也有关键影响。参考板上的I/O对外部噪声很敏感，并且该设计的混合信号部分的供电路线需要高度隔离。消除I/O可将噪声耦合问题降至最低。此外，它还解决了不同厂商内核的接口问题(即射频芯片和混合信号转换器内核)。例如，一些可用的ADC内核建议，为了获得数据表指定的性能，需要一个分立的5 V运放驱动器缓冲器。对于使用较小工艺的调制解调器，例如130 nm或90 nm，在使用不同供应商的射频芯片时，必须降低信号摆幅和共模电平并进行匹配。这些额外的考虑需要宝贵的工程资源。

落后于市场往往意味着为了夺取市场份额而大幅降低产品价格。选择纯数字或FPGA设计流程可以将产品批量生产的时间缩短6到12个月。

实现功能性硅只是第一步——实现混合信号集成电路的生产本身就存在挑战。混合信号电路对工艺变化很敏感，如阈值、泄漏、材料电阻和其他工艺参数。通常，随着混合信号的性能下降，系统也会下降。

在大批量市场中，在多个制造地点进行生产的能力对于确保及时交货和优化成本至关重要。数字设计相对而言与制造地点无关，而将混合信号电路移植到不同的晶圆厂是耗时的，并且可能需要大量的重新设计和优化技能。针对不同生产流程的资源通常很难集中在一起，通常在其他地方使用会更好。

传统分区的另一个重要问题是它需要匹配对方法。也就是说，由于adc和dac与RF分离，实时环路，如自动增益控制和发射功率控制，被迫在两个芯片和多方之间共享。需要大量的前期工作来优化离散器件的参考设计。

混合信号设计的这些挑战减少了对系统级设计团队核心能力的关注，并可能延迟新产品的上市。

智能分区

随着成熟RF CMOS工艺的可用性和RF建模能力的进步，现在可以将数据转换器和其他混合信号块移动到RF IC中。下一节将说明为什么用数字接口取代传统基带接口为某些通信系统提供了“更智能”的系统划分。

提议的更改包括适当的功能划分，以便芯片上的射频系统(SOC)提供完整的射频到位解决方案，其中包括所有所需的控制回路，如自动增益控制、发射功率控制和射频校准回路。在ro前端包含控制回路，从而易于使用，并且更容易与不同的数字基带PHY调制解调器进行混合和匹配。射频前端和数字基带之间的接口采用标准格式/Q 数字I/Q接口。这种接口格式由双向控制和数据线组成，支持互换性和易于应用。减少实时软件控制，使系统设计更简单。所有与射频相关的控制都被划分到射频前端。

低单位成本和低开发成本

以高需求和产量为特征的细分市场吸引了更多的市场进入者。为了成功地捍卫领先地位并增加市场份额，解决方案提供商需要关注芯片组的全部工厂成本。智能分区可以显著降低设备成本。

对于WiMAX和宽带无线接入等通信系统来说，消费者价格必须低于100美元。用于ADSL和802.11g Wi-Fi的CPE设备(20至30美元)就是价格下降而销量大幅增长的例子。像WiMAX这样的新兴市场也将面临类似的价格压力。预计到2007年中期，终端用户CPE价格将低于100美元。为了实现这些目标，芯片组的价格将需要降至20至25美元的范围内。这可能比目前的成本低得多，并且需要大量改进，以便市场价格产生可接受的利润。

射频到比特或集成电路可以帮助实现这种转变。

对于给定的过程，混合信号ASIC设计比纯数字ASIC设计更昂贵，增加的成本有四个主要组成部分:

1. 对于一个特定的过程，混合信号设备本质上更昂贵。混合信号特性需要额外的处理步骤，如更厚的氧化物、低阈值器件和额外的植入物。一般来说，混合信号晶圆的成本可能比纯数字晶圆高20%。

2. 制造工厂在降低缺陷密度方面投入了大量资金，这导致了高成品率，根据模具尺寸的不同，接近97%至98%。另一方面，电路IC的良率是设计本身的函数。为了在进行功耗权衡的同时实现特定的性能，与数字设计相比，电路的设计要求在狭窄的工艺变化窗口内执行规格，从而导致参数受限的良率，从而增加了混合信号设计的成本。这使得混合信号设计的成本增加了10%以上。

3. 从数字调制解调器中消除功能可以简化生产测试开发，并有助于减少生产测试时间。在通用数字测试仪上而不是昂贵的混合信号测试仪上进行测试可以将测试仪成本降低15%到20%。

测试覆盖工具允许数字设计人员创建故障覆盖扫描链，简化生产测试。而混合信号测试需要在几个微伏的范围内测量各种规格。混合信号测试设计的时间至少是纯数字测试的5倍。在测试机上使用并行处理可以减少时间。假设采用积极的测试程序方法，混合信号设备的测试成本可能在两到三倍的范围内。

4. 集成的转换器核心通常是由第三方和/或具有相关版税的内部团体和/或NRE开发的知识产权。与纯数字ASIC解决方案的设计工具包相比，混合信号设计流程中使用的设计和支持工具是一项额外的投资。与纯数字ASIC相比，设计新的混合信号ASIC所需的一套工具很容易超过50万美元。

此外，电路不会像数字电路那样随着过程的缩小而缩放。图4显示了混合信号ic的成本随特征尺寸的变化而上升的情况。成本曲线归一化为180 nm纯数字ASIC的成本。从历史上看，当从一个功能尺寸迁移到另一个功能尺寸时，数字ASIC的成本往往会降低三分之一。相反，混合信号集成电路的成本随着混合信号芯片面积百分比的增加而增加。这源于这样一个事实，即噪声限制电路不随光刻而缩放，而数字电路则倾向于随工艺而二次缩放。

新的加工设备投资和制造过程的复杂性增加导致每平方模具成本的净增加。从一代传给下一代。数字电路按比例缩放以降低每个晶体管的成本。由于电路不随制程的变化而变化，因此混合信号产品的总成本一开始趋于持平，并随着后续制程的缩减而增加。

在高交易量的市场中，公司必须在满足市场定价的同时保持成本竞争力，并为投资者提供公平的回报。如果一家公司的成本结构是同类最佳竞争对手的两倍，那么很快就需要新的战术或新的战略。尽管与混合信号设计相关的所有挑战仍然存在，但智能分区的好处包括通过充分利用摩尔定律(并非总是适用于/RF电路)来显着降低系统成本。

除了每台设备的成本增加之外，没有选择最佳工艺的机会成本和更长的上市时间可能会破坏项目的财务回报。即用型和混合信号核的可用性落后于数字处理大约两年，或大约一代。随着生产就绪内核的可用性接近四年，智能分区方法使系统供应商能够根据他们的需求选择最佳的进程，而不受已验证内核可用性的限制。与选择非最优过程相关的机会成本很高。例如，在宽带无线领域，制造商已经宣布了90纳米核心设计。90纳米数字SOC设计与130纳米之间的产品成本差异可能大于200% !在65纳米时，倍增器可以更高。

拟议的变更提供了一个机会，可以利用额外的时间和资源来专注于开发下一代产品，这可能使其领先竞争对手一代产品，竞争对手正在花费宝贵的资源来解决混合信号ASIC设计固有的问题。

从转换到数字R / o基带接口的性能优势

除了在开发、支持和单位成本方面的成本优势外，智能分区还可以实现高性能的系统解决方案。

对于具有高峰均比的先进OFDM系统，射频器件上实现的高线性度，以及DBB上先进的同步和信道估计算法，必须不受adc和dac的动态范围的影响。必须考虑仔细管理净空空间，以便在存在噪声、噪声通道和干扰的情况下实现稳健的性能。

通过集成自主AGC环路，adc的动态范围可以与RF前端的能力相匹配，从而实现64 QAM等高数据速率。由于DBB和RF IC之间复杂的相互作用，许多供应商都在努力提出他们的参考设计。此外，可以利用先进的技术，如符号对符号AGC，来提高系统在移动环境中常见的高频信道中的性能。与分布式AGC(即在两个独立设备上实现的AGC算法)不同，所提出的分区使AGC能够快速收敛，从而允许DBB在信道估计和同步上花费更多时间，从而将系统性能提高许多分贝，从而转化为更大的范围和速率。

需要滤波以消除来自相邻或备用信道的不需要的信号。为了解决这个问题，必须在线性和滤波复杂性之间进行仔细的权衡。对于低成本的ZIF架构，最终的信道选择性是通过使用数字滤波器来实现的。滤波增益必须在RF和随后的数字滤波器之间进行分配。智能分区能够优化滤波和数字滤波之间的滤波要求，最大限度地利用转换器的动态范围。

对于移动系统来说，功耗也是一个重要的参数。数字芯片上的功耗与电源电压的平方成正比，与栅极电容成正比。因此，对于从130纳米到90纳米的工艺迁移，结果可能是节省8倍的功率。采用智能分区原理，当DBB在0.13 μm尺寸上实现时，功耗在1 W到1.5 W之间，当移动到90 nm工艺时，可以大幅降低到200 mW。

总结

数字革命带来的解决方案是将数百万个门放在一起进行细线加工。这些SOC解决方案的开发成本很高，并且对投资回报造成了巨大的压力。要想成功，必须选择合适的细分市场，专注于核心竞争力，以低成本及时提供差异化的产品。合作以最小化风险并按时间表执行是一个有吸引力的选择。

采用“射频到位”的分区提供了成功的四个关键要素——高性能解决方案、专注于核心竞争力、最低的功耗成本和最快的上市时间。

适当的数字功能划分解决了许多与数字asic上集成电路相关的问题，并导致更快的上市时间和更长的上市时间。它使系统的优化，以实现高性能。

对于拥有数字调制解调器和媒体访问控制器专业知识的数字基带供应商来说，智能分区提供了将关键资源集中在进一步增强其价值主张的任务和项目上的优势。

在大批量应用中，工艺的选择至关重要。快速迁移到更新流程的能力将产生新的成本和性能点，这将提供竞争优势。智能分区理念正在被多个标准机构所采用，例如移动手持设备中的Digi-RF组，针对WLAN和WiMAX的JC-61组，以及各种专有系统。Devices提供/Q接口，可以轻松实现这种成本和性能优化的策略。