就像狗赛上的兔子诱饵一样，最苛刻的数据采集系统要求固有地保持在商用集成电路到数字转换器(ADC)性能的前面。这些极端的要求促使用户和制造商开发了许多创新的“性能增强”方法，以满足高端数据采集系统的需求，同时等待下一个性能突破。

一种方法是通过使用多个a /D转换通道的设计来填充转换器“插槽”，从而大幅提高采样率，降低噪声或扩展动态范围。随着单个转换器的成本、尺寸和功率需求在给定带宽和分辨率下的降低，以及在越来越多的应用中使用多个转换器(通常打包在一起)，这种方法变得越来越实用。

本文将讨论使用信号平均的多通道方法，以提高分辨率而不损失速度和时间交错，以提高采样率而不损失分辨率。这些方法已经产生了体现这些原则的改进规格的产品，例如AD10678 16位，80 msps ADC和AD12500 12位，500 msps ADC。

平均

信噪比(SNR)，以dB为单位，是超声波和雷达等应用的关键性能指标。这些系统中使用的adc可能会受到许多外部噪声源的影响，包括时钟噪声、电源噪声和布局引起的数字噪声耦合。只要非相关噪声源的平方和的平方根(root-sum-square, RSS)小于ADC固有的量化噪声，输出平均就能有效地降低整体本底噪声。

要求更高信噪比的系统通常使用数字后置处理器来求和多个ADC通道的输出。信号直接相加，而来自单个adc的噪声(假设是不相关的)作为RSS求和，因此求和提高了整体信噪比。将4个adc的输出加起来可使信噪比提高6db，即1lsb。AD6645 14位，80-MSPS ADC指定有效位数(ENOB)为12。图1显示了如何将4个ad6645加起来以获得额外的2位分辨率和1位性能。

每个ADC的输入包括一个信号项(V(S))和一个噪声项(V(N))。将四个噪声电压源相加得到总电压V(T)，它是四个信号电压的线性和加上四个噪声电压的RSS，即:

（1)

由于V(S) 1 = V(S) 2 = V(S) 3 = V(S)(4)，信号有效地乘以了4，而均方根值相等的转换器噪声仅乘以了2，从而将信噪比增加了2倍，即6.02 dB。因此，将四个类似信号相加产生的6.02 db增加(得尔塔SNR)产生一个额外的有效分辨率位。由于信噪比(dB) = 6.02 N + 1.76，其中N为比特数，

(2）

表1显示了将多个adc的输出相加后的信噪比。从简单的角度来看，将四个adc相加是一个显而易见的选择。在关键情况下，更大的数字也可能更有意义，但这将取决于其他系统规格(包括成本)和可用的电路板空间量。

表1 .信噪比的增加与adc数量的关系

14位ADC的理想信噪比为(6.02 × 14) + 1.76 = 86.04 dB。然而，AD6645数据表指定典型的信噪比仅为74 dB，产生12位的ENOB。

（3）

因此，将四个转换器的输出加在一起可以收回一个额外的位，将系统级ENOB推至13位(80 dB)。

当然，这样的系统除了需要系统原型、鉴定和测试开发之外，还需要设计工作。然而，AD10678集成了4个ad6645、一个时钟分配系统和一个复杂可编程逻辑器件(CPLD)，该器件已配置为提供高速加法算法。经过充分测试和指定，AD10678以低成本在2.2 × 2.8英寸PCB封装中可用。图2所示的FFT(快速傅里叶变换)图显示了该转换器的优异性能，在80 msps时钟和10 mhz输入下提供80.22 db信噪比。

除了提高信噪比外，该架构还提供了更高的直流精度。这四个器件的偏置误差和增益误差是不相关的，因此以降低噪声的同样方式实现了较低的系统偏置误差和增益误差。然而，线性度没有改善，系统的无杂散动态范围(SFDR)实际上由最差的ADC控制。

这种实现的硬件在PCB上占用了更多的空间，消耗了四倍的功率，但与以四倍的速度平均单个ADC的输出相比，使用这种技术可能仍然是有利的。尽管如此，在更高的速度下增加的信号采样数量也将有助于减少与输入信号一起到达的正常模式噪声。随着工艺的改进，新的设计不断降低adc的核心功率。此外，可用的四角和八进制adc使多adc系统更容易实现，并且减少了空间占用。例如，AD9229四路12位50-MSPS/65-MSPS ADC采用48-LFCSP (7mm × 7mm)封装。它每通道仅耗散300毫瓦。

虽然通过标准化更高电平的输入电压来提高指定信噪比是可行的，但这会给驱动放大器的设计带来更多的压力，并且会降低系统级的信噪比，因为信号和噪声都会被放大。求和架构的一个微妙的好处是，满量程输入不必比单个ADC大。

比较硬件和软件的成本，平均方法可能比数字滤波本身提供一些好处，但它通常可以使工作更容易，即使在提供具有成本效益的处理硬件和软件的整体系统考虑要求进行滤波时也是如此。

时间交错

M个adc的时间交错允许采样率增加因子M。通过适当地相位每个ADC的时钟信号，任何标准集成电路ADC类型的最大采样率都可以乘以系统中ADC的数量。每个ADC所需的适当时钟相位可以使用以下关系计算:

（4）

例如，采用AD9444 14位80 msps ADC的4通道系统，当单个时钟以90°(π/2)增量正确排序时，将创建14位320 msps功能。图3显示了这类系统的基本框图。AD12400 /AD12500产品系列中的12位集成解决方案已经利用了时间交错技术。图4显示了AD12500的框图，其中包括所有必要的adc、时钟管理、电源和数字后处理功能。

提高ADC系统的采样率最明显的好处是采样带宽的增加，也称为奈奎斯特区。增加奈奎斯特区在数字化系统提供了许多好处:数字示波器实现更大的输入带宽;软件定义的系统增加了通道的数量;雷达系统实现了更高的空间分辨率。图5显示了在14位320-MSPS ADC系统上22 mhz音调的模拟FFT图。

该ADC系统的FFT频谱具有160 MHz的奈奎斯特区。为了便于讨论，160 mhz的奈奎斯特区可以分成四个独立的40 mhz频段，每个频段代表单个AD9444以80 MSPS的速率采样的奈奎斯特区。22兆赫的基音在波段#1。除了基频外，在图5中还可以观察到两种类型的非谐波失真产物——偏置杂散和像杂散。对于单音输入信号，这些失真产物的位置可以根据以下关系进行预测:

（5)

(6）

这些失真产品提出了与时间交错相关的主要挑战。它们是信道间增益、相位和偏置匹配误差的直接结果。事实上，这些杂散的大小与误差的大小成正比(1,2)。例如，一个通道中1%的增益误差将导致52 dBc的图像杂散幅度。当系统的频率计划涉及到失真所在的频段时，这些杂散就会成为问题。在这种情况下，必须在开发过程中仔细管理通道到通道的匹配行为。

如果系统性能目标是10位ENOB，并且图像杂散是主要因素，那么增益匹配必须优于0.1%，相位匹配必须优于0.07度(100 MHz时2 ps)!从实现的角度来看，需要减少或消除许多不同的错误源才能达到这种性能水平。

每个ADC的时钟输入和输出的走线的几何形状需要匹配，以确保传播延迟在预算范围内。虽然时钟功能相对简单，但它也可能引入威胁这些性能水平的错误。先进的技术，如硅锗RSECL(减摆ECL)，与同时代的ECL相比，可以在上升、下降和传播延迟时间方面提供数量级的改进。根据输入频率的不同，手动长度调整也可以用来克服光圈延迟误差。

电源级行为的差异可能需要使用紧容电源，例如安装在adc附近的线性稳压器。此外，与温度相关的行为还需要管理机械设计，以确保adc的温度匹配紧密。adc本身可能需要对以下一项或全部进行筛选:增益、偏置、孔径延迟和输入电容匹配。显然，筛选四个单独的adc的所有关键参数的严格公差是非常困难和昂贵的!这种增加的复杂性和增加的风险必须与系统设计的开发和组件成本目标进行权衡。

对于一组狭窄的操作条件，修剪过程可用于匹配时间交错ADC系统中的ADC通道。但数字后处理提供了另一种在更广泛的操作条件下实现紧密通道匹配的方法。高速、可配置的数字平台，如现场可编程门阵列(fpga)，为集成先进的后处理技术(如高级滤波器组(AFB )提供了方便的工具。

AD12400 12位400-MSPS ADC由两个高速ADC组成，并利用时间交错和AFB来达到截至撰写本文时单个商用ADC尚未达到的性能水平。图6捕获了宽带动态范围性能数据，并比较了两种数字匹配技术。14位匹配(86 dBc)是通过“手动调谐”每个通道在128 MHz的增益和相位来实现的，但是性能下降得非常快:12位(74 dBc)性能仅在20 MHz的带宽下实现。另一方面，当启用数字匹配时，在整个170-MHz测试范围内保持优于12位的性能-出色的性能源于精心设计的数字后处理技术。

因此，当系统设计要求的采样率高于商用单个adc所能处理的采样率时，时间交错是值得考虑的。如果需要在整个Nyquist频段内实现10到12位的性能，那么集成解决方案(如AD12400和AD12500)通过成功地管理与非常严格的信道匹配要求相关的困难，提供了时间交错的好处。

平均vs.时间交错

我们在这里总结了两种技术，以实现超出当前可用的单个adc能力的性能。我们还展示了使用这些技术实现的可用高性能多芯片产品的示例。这样的标准产品是可用的——解决了设计问题并提供了标准规格——这一事实可能足以满足许多读者。然而，下面的评论是为那些可能希望使用可用的标准单通道或多通道未提交adc进一步研究这些性能领域的可能性的用户提供的。

可用于比较拓扑的一个常用度量是信噪比。如果选择AD9444作为ADC，并且系统设计要求40 mhz带宽和79 db典型信噪比，则可以考虑平均和时间交错。这两种方法都需要使用4个AD9444通道，才能在AD9444固有信噪比的基础上实现5到6 dB的噪声改善。由于这两种方法都可以产生类似的噪声改善，因此值得考虑次要权衡，以说明典型的设计“交易空间”。

首先，平均方法比时间交错法实现起来更简单。平均电路中四个adc的时钟可以来自一个电阻分配器、一个磁分配器或一个简单的1:4“扇出”分布IC。时间交错方法需要使用至少两个d型触发器来实现所需的4分和90°测序功能。在某些情况下，可以使用四个额外的触发器来缓冲时序信号，以保持紧密的时序。为了实现期望的6 dB信噪比改进，时间交错方法可能采用需要实时乘法器和加法器的数字滤波器(如果系统设计中可用，则需要部分处理时间)。平均方法只需要一个实时加法器，从而大大减少了数字逻辑。

每种降噪技术的有效性也必须仔细考虑。特别是，必须了解每个信道中的噪声相关水平和带宽。随着信道间噪声相关性的增加，平均方法变得不那么有效。在主要噪声源为抖动或相位噪声的系统中，噪声相关风险会降低信噪比的提高。

时间交错本质上是将噪声扩散到四倍带宽，然后过滤掉未使用的120mhz。在这种情况下，必须研究和理解噪声频谱的宽带特性。如果每个信道噪声的频谱内容均匀分布在160 mhz奈奎斯特频带上，该技术将产生6 db的信噪比改进。但是，如果噪声能量分布在40 mhz的目标频段内更为突出，则可能无法实现6 dB的信噪比改进目标。

在比较这些拓扑时要考虑的另一个重要因素是频率规划。如果使用单音系统，并且输入频率高于单个ADC采样率的四分之一(本例中为20 MHz)，则第2、3、4、5和6次谐波落在40 MHz感兴趣的频段之外。因此，它们被数字噪声滤波器完全减少或去除。此外，上面讨论的图像杂散也落在感兴趣的带之外，因此被过滤。在多音系统中，一些分量也落在感兴趣的波段之外，降低了系统的总谐波失真。

总之，平均提供了一种更简单的方法来实现6 dB的噪声改进，但是时间交错提供了几个优点，在开发系统架构时可能需要考虑这些优点。

多通道数字转换器系统的应用

多通道adc在提高数据采集系统性能方面发挥了重要作用。寻求更高清晰度的超声系统总共有128个ADC通道，以获得更好的签名。数字示波器制造商已经开发出时间交错ADC的方法，以适应其高采样率要求。(4,5)其他接收器系统已经能够使用频分多址(FDMA)，采用多个ADC通道来分割其频带，减少了每个ADC的输入带宽要求，并进一步增加了动态范围。随着adc越来越多地用于多通道集成电路四路和八进制封装，以节省功耗和空间，人们正在开发多通道系统架构，利用它们提供以前无法提供的功能或性能。

进一步查询

AD6645 datasheet, Devices, Inc。

AD10678 datasheet, Devices, Inc。

信号应用笔记AN018，“通过过采样和平均提高ADC分辨率。”

“通过减少过量噪声来增强数字转换器的动态范围”，E. Seifert和A. Nauda, IEEE环太平洋通信、计算机和信号处理会议，1989年6月1日-2日。

高速设计技术，编辑沃尔特凯斯特，设备，公司。研讨会纪要(1996)，第4章及章;5.

《低噪音电子系统设计》，Motchenbacher and Connelly, Wiley(1993)，第21页。

“减少数字转换过程中引入的噪声和误差”，Jerry Horn，高性能混合信号设计，www.chipcenter.com。

参考电路

(1) N. Kurosawa等，“时间交错ADC系统中通道失配效应的显式分析”，电路与系统学报，第48卷，第3期，2003年3月。

(2)刘志强，“数字后处理技术提高时间交错A/D的性能”，《对话》，2003年8月

(3) S. Velazquez，“通用射频接收器的高性能先进滤波器组-数字转换器”，IEEE SP国际时间-频率和时间尺度分析研讨会，1998,pp 229-232。高级滤波器组(AFB)是V Corp Technologies, Inc .的商标。

(4) 2002年11月1日，“安捷伦科技推出业界首款6-GHz，每通道20-GSa/s示波器和探测测量系统”，安捷伦科技发布。

(5) K. Poulton等，“基于0.18 mm CMOS的20-GS/s 8位ADC”，IEEE国际固态电路会议，2003年2月，pp. 318- 319,496。

致谢

作者要感谢Neal Cornatzer和Ramya Ramachandran在实验室收集数据方面的帮助。作者还要感谢Brad Brannon在撰写本文时所提供的技术专长和指导。