考虑到目前市场上成千上万的转换器，为特定应用选择合适的ADC似乎是一项艰巨的任务。一种直接的方法是直接进入选择指南和参数搜索引擎，比如Devices网站上的那些。输入采样率、分辨率、电源电压等重要属性，点击“查找”按钮，希望效果最好。但这通常是不够的。一个人如何处理众多明显的“最佳选择”?有没有一种方法能让你在完成这项任务的同时获得更好的理解和更好的结果?

目前大多数ADC应用可分为四大类市场:(a)数据采集，(b)精密工业测量，(c)话音带和音频，以及(d)“高速”(意味着采样率大于约5 MSPS)。这些应用中有很大一部分可以由逐次逼近(SAR)、sigma-delta (西格马-得尔塔)和流水线adc来填充。对这三种最流行的ADC架构及其与细分市场的关系的基本了解，是对选择指南和搜索引擎的有益补充。

图1中的分类以一般方式显示了这些应用程序段和相关的典型架构如何与ADC分辨率(纵轴)和采样率(横轴)相关。虚线表示2005年中期的大致状况。尽管各种体系结构具有大量重叠的规范，但应用程序本身是选择所需的特定体系结构的关键。

用于数据采集的逐次逼近adc

到目前为止，连续逼近ADC是数据采集应用中最流行的架构，特别是当多个通道需要输入多路复用时。从20世纪70年代的模块化和混合器件到今天的现代低功耗ic，连续逼近ADC一直是数据采集系统的主力。该架构在20世纪40年代由贝尔实验室首次用于实验脉冲编码调制(PCM)系统。Epsco的Bernard Gordon在1954年推出了第一个商用真空管SAR ADC，这是一个11位，50 ksps的ADC，功耗为500瓦。

现代IC SAR adc的分辨率从8位到18位，采样率高达几MHz。在撰写本文时，可用器件的最先进性能是3 MSPS的16位(AD7621)和2 MSPS的18位(AD7641)。输出数据通常通过标准串行接口(例如I(2)C 或SPI )提供，但有些设备可提供并行输出(显然以增加引脚数和封装尺寸为代价)。

基本的逐次逼近体系结构如图2所示。为了处理快速变化的信号，SAR adc具有输入采样保持(SHA)，以在转换周期内保持信号恒定。转换开始与内部的D/A转换器(DAC)设置为中量程。比较器确定SHA输出是大于还是小于DAC输出，结果(转换的最高有效位(MSB))作为1或0存储在逐次逼近寄存器(SAR)中。然后将DAC设置为1/4刻度或3/4刻度(取决于MSB的值)，比较器对转换的第二个位做出决定。结果(1或0)被存储在寄存器中，这个过程继续进行，直到所有的位值都被确定。在转换过程结束时，断言一个逻辑信号(EOC、DRDY、BUSY等)。缩写SAR实际上代表连续逼近寄存器(控制转换过程的逻辑块)，它被普遍理解为整个体系结构的缩写名称。

典型SAR ADC的时序图如图3所示。所示的功能通常存在于大多数SAR adc中，但它们的确切标签可能因设备而异。请注意，与特定示例对应的数据在转换时间结束时可用，没有“管道”延迟或“延迟”。这使得SAR ADC易于在单镜头、连拍模式和多路应用中使用。

大多数现代IC SAR ADC的内部转换过程由高速时钟(内部或外部，取决于ADC)控制，不需要与CONVERT START输入同步。

在逐次逼近ADC转换过程中使用的基本算法可以追溯到16世纪。它与解决一个有用的数学难题有关——通过最小的称重操作序列来确定未知的重量(参考文献1)。在这个问题中，如前所述，目标是使用天平来确定用于称重从1磅到40磅整数磅的最小重量。数学家Tartaglia在1556年提出的一个解决方案是，使用1磅、2磅、4磅、8磅、16磅和32磅的二进制级数(或2(0)、2(1)、2(2)、2(3)、2(4)和2(5))。所提出的加权算法与现代逐次逼近adc中使用的算法相同。(值得注意的是，这个解决方案实际测量的未知重量可达63磅(2(6)- 1)，而不是问题中所述的40磅)。*使用平衡秤的二进制算法如图4所示，未知重量为45磅。

*请注意，如果三进制(以3为基数:1,0，-1)逻辑是允许的，那么这个问题可以通过四个步骤来解决，在天平的两边分别施加1,3,9和27磅的权重。实际上，40磅是这些重量的最大值。

SAR ADC的整体精度和线性度主要由内部DAC的特性决定。早期的精密SAR adc，如工业标准AD574，使用带有激光修整薄膜电阻的dac来实现所需的精度和线性度。然而，薄膜电阻器的沉积和修剪过程增加了成本，并且在器件受到封装的机械应力后，薄膜电阻器的值可能会受到影响。

由于这些原因，开关电容(或电荷再分配)dac在较新的基于cmos的SAR adc中变得流行。开关电容DAC的主要优点是精度和线性度主要由高精度光刻决定，这建立了电容器板面积，因此电容和匹配程度。此外，小型电容器可以与主电容器并联放置，在自动校准程序的控制下开关进出，以实现高精度和线性，而无需薄膜激光修整。由于电容器之间的温度跟踪可以优于1 ppm/8C，因此实现了高度的温度稳定性。

CMOS是现代SAR adc的首选工艺，也是开关的理想工艺。因此，可以相对直接地将输入复用添加到基本的SAR ADC功能中，从而可以将完整的数据采集系统集成在单个芯片上。额外的数字功能也很容易添加到基于sar的adc中，因此多路复用器测序、自动校准电路等功能正变得越来越普遍。

图5展示了AD79x8系列1-MSPS SAR adc的元件。序列器允许所选通道的自动转换，或者如果需要，通道可以单独寻址。数据通过串口传输。SAR ADC在多通道数据采集应用中很受欢迎，因为它们缺乏西格马-得尔塔和流水线ADC架构中典型的“流水线”延迟。SAR ADC的转换模式包括“单发”、“连拍”和“连续”。

Sigma-Delta (西格马-得尔塔)用于精密工业测量和仪器仪表的adc

现代西格马-得尔塔 adc实际上已经取代了集成型adc(双斜率，三斜率，四斜率等)，适用于需要高分辨率(16位到24位)和有效采样率高达几百赫兹的应用。高分辨率，加上片上可编程增益放大器(pga)，使得传感器(如称和热电偶)的小输出电压可以直接数字化。适当选择采样率和数字滤波器带宽也可以产生对50 hz和60 hz电力线频率的优异抑制。西格马-得尔塔 ADC为使用仪表放大器(内放大器)和SAR ADC的传统方法提供了一种有吸引力的替代方案。

西格马-得尔塔 ADC架构背后的基本概念起源于20世纪50年代贝尔实验室在利用增量调制和差分PCM的实验性数字传输系统上所做的工作。到20世纪60年代末，西格马-得尔塔架构已经被人们所熟知。然而，由于数字滤波器(当时很少见)是该架构的一个组成部分，直到20世纪80年代末，当数字CMOS中的信号处理变得广泛可用时，实际的IC实现才出现。西格马-得尔塔中使用的基本概念——过采样、噪声整形、数字滤波和抽取——如图6所示。

图6A显示了传统“奈奎斯特”操作的噪声频谱，其中ADC输入信号介于dc和f(S) /2之间，量化噪声均匀分布在相同的带宽上。在图6B中，采样频率增加了一个因子K(过采样比)，但输入信号带宽不变。然后用数字滤波器去除落在信号带宽之外的量化噪声。输出数据率现在可以降低(抽取)到原始采样率f(S)。这个过采样过程，然后是数字滤波和抽取，增加了奈奎斯特带宽(dc到f(S) /2)内的信噪比。K每增加一倍，dc-to- f(S) /2带宽内的信噪比增加3db。图6C显示了基本的西格马-得尔塔架构，其中传统的ADC被西格马-得尔塔调制器取代。调制器的作用是塑造量化噪声，使其大部分发生在感兴趣的带宽之外，从而大大增加dc-to- f(S) /2区域的信噪比。

基本的一阶西格马-得尔塔 ADC如图7所示，其中详细显示了西格马-得尔塔调制器。

这个基本调制器的核心是一个1位ADC(比较器)和一个1位DAC(开关)。虽然有许多多比特西格马-得尔塔 adc，但使用单比特调制器的adc具有固有优异的差分线性的明显优势。

调制器的输出是一个1位的数据流。由于积分器周围有负反馈，信号在B处的平均值必须等于V(IN)。如果V(IN)为零(即中量程)，则输出数据流中有相等数量的1和0。随着输入信号越来越积极，1的数量增加，0的数量减少。同样，输入信号越负，1的数量减少，0的数量增加。因此，输出流中的1与同一间隔内样本总数的比率(1的密度)必须与输入的直流值成正比。

该调制器还通过作为信号的低通滤波器和量化噪声的高通滤波器来完成噪声整形功能。请注意，数字滤波器是西格马-得尔塔 ADC的一个组成部分，它可以优化为提供出色的50 hz /60 hz工频抑制。然而，数字滤波器确实引入了固有的管道延迟，这在多路复用和伺服应用中是必须考虑的。如果信号被多路复用到西格马-得尔塔 ADC中，必须允许数字滤波器在输出数据有效之前稳定到新值。通常需要几个输出时钟周期来解决这个问题。由于数字滤波器的管道延迟，西格马-得尔塔转换器不能在“单镜头”或“突发”模式下操作。

虽然简单的一阶单比特西格马-得尔塔 ADC由于1位ADC和1位DAC而具有固有的线性和单调性，但它不能为高分辨率应用提供足够的噪声整形。增加调制器中积分器的数量(类似于在滤波器中增加极点)以牺牲更复杂的设计为代价提供更多的噪声整形-如图8所示，用于二阶1位调制器。注意，与一阶调制器相比，噪声整形特性有所改善。高阶调制器(大于三阶)很难稳定，并提出了重大的设计挑战。

高阶调制器的一种流行替代方案是使用多比特架构，其中1位ADC(比较器)替换为N位闪存转换器，单位DAC(开关)替换为高度线性的N位DAC。通过使用数据置乱等技术来实现内部ADC和DAC所需的线性度，可以避免多位西格马-得尔塔 ADC中昂贵的激光修整。

虽然集成架构(双斜率，三斜率等)仍用于数字电压表等应用，但CMOS 西格马-得尔塔 ADC是当今工业测量应用的主导转换器。这些转换器提供出色的电源线共模抑制和高达24位的分辨率以及片上校准等数字便利。许多具有可编程增益放大器(pga)，它允许来自桥式和热电偶换能器的小信号直接数字化，而无需额外的外部信号调理电路和内放大器。

图9显示了精密称重传感器的简化图。这种特殊的测压元件在5v激励下产生2kg负载的10mv满量程输出电压。

桥的共模输出电压为2.5 V。该图显示了2公斤负载下桥的电阻值。任何给定负载的输出电压与激励电压成正比，即与电源电压成比例。

数字化这种低电平输出的传统方法是使用仪表放大器来提供必要的增益，以驱动14位至18位分辨率的传统SAR ADC。由于偏移和漂移的考虑，需要一个“自动归零”放大器，如AD5555或AD8230。由于自动归零放大器的噪声，需要适当的滤波电路。此外，为了进一步降低噪声，SAR ADC的输出数据通常被平均。

图10显示了传统放大器内/SAR ADC方法的一个有吸引力的替代方案，该方法在称重传感器和AD7799高分辨率西格马-得尔塔 ADC之间使用直接连接。10 mV的满量程桥输出通过ADC以4.7 Hz的吞吐率数字化为大约16位“无噪声”位。(有关输入参考噪声和无噪声代码分辨率的更多讨论，请参见进一步参考1)。比率运算消除了对精确参考电压的需要。

当必须将非常低水平的信号数字化为高分辨率时，西格马-得尔塔 ADC是一个有吸引力的替代方案，但用户应该了解西格马-得尔塔 ADC比SAR ADC更具数字强度，因此可能需要更长的开发周期。评估板和软件可以极大地协助这一过程。然而，仍然有许多仪器和传感器信号调节应用可以通过传统的内放大器(用于信号放大和共模抑制)，然后是多路复用器和SAR ADC来有效地解决。

用于话音带和音频的Sigma-Delta adc

除了为各种工业测量应用提供有吸引力的解决方案-精密测量，传感器监控，能源计量和电机控制- 西格马-得尔塔转换器主导着现代语音和音频应用。西格马-得尔塔转换器固有的高过采样率的一个主要好处是，它们简化了ADC的输入抗混叠滤波器和DAC的输出抗成像滤波器。此外，在基于cmos的转换器中添加数字功能的便利性使得数字滤波器可编程性等功能变得实用，而整体模具面积，功率和成本仅略有增加。

话音带音频的数字技术始于20世纪40年代PCM电信应用的早期。早期的t载波系统使用8位压缩adc和扩展dac, 8 kSPS的采样频率成为早期的标准。

现代数字蜂窝系统利用高分辨率过采样线性西格马-得尔塔 adc和dac，而不是低分辨率扩展技术。典型的信噪比要求为60 dB ~ 70 dB。如果需要压缩/扩展以与旧系统兼容，则在DSP硬件或软件中完成。语音带“编解码器”(编码器/解码器)除PCM外还有许多应用，如语音处理、加密等，可用于各种类型。

Sigma-delta adc和dac也主导着要求更高的音频市场，包括FM立体声、计算机音频、立体声光盘(CD)、数字音频磁带(DAT)和DVD音频。总谐波失真加噪声(THD + N)要求范围从60 dB到大于100 dB，采样率范围从48 kSPS到192 kSPS。现代CMOS 西格马-得尔塔 adc和dac可以满足这些要求，还提供通常与此类应用相关的额外数字功能。

用于高速应用的流水线adc
(采样率大于5 MSPS)

在本文中，我们任意地将任何需要大于5 MSPS采样率的应用程序定义为“高速”。图1显示了SAR和流水线adc之间的重叠区域，采样率在大约1 MSPS和5 MSPS之间。除了这个小范围之外，高速应用通常由流水线ADC提供服务。如今，低功耗CMOS流水线转换器是ADC的首选，不仅适用于视频市场，也适用于许多其他市场。这与20世纪80年代形成鲜明对比，当时这些市场由IC闪存转换器(主导8位视频市场，采样率在15 MSPS到100 MSPS之间)或更高分辨率，更昂贵的模块化/混合解决方案提供服务。尽管低分辨率闪存转换器仍然是流水线ADC的重要组成部分，但它们很少单独使用，除非在极高的采样率下(通常大于1 GHz或2 GHz)，要求分辨率不大于6位到8位。

如今，需要“高速”adc的市场包括许多类型的仪器应用(数字示波器、频谱分析仪和医疗成像)。同样需要高速转换器的还有视频、雷达、通信(中频采样、软件ro、基站、机顶盒等)和消费电子产品(数码相机、显示电子产品、DVD、增强清晰度电视和高清电视)。

流水线ADC的起源是在20世纪50年代首次使用的子划分架构。图11显示了一个简单的6位两级子量程ADC的框图。

SHA的输出由第一级3位子adc (SADC)数字化，SADC通常是闪存转换器。粗3位MSB转换使用3位子dac (SDAC)转换回信号。然后SDAC输出从SHA输出中减去，差值被放大，这个“剩余信号”被第二阶段3位SADC数字化，以产生总6位输出字的三个lsb。

通过检查第二级ADC输入端的“残差”波形，可以最好地评估这个分幅ADC，如图12所示。该波形是应用于ADC输入端的低频斜坡信号的典型波形。为了不出现代码缺失，剩余波形必须不超过二级ADC的输入范围，如图12A所示的理想情况。这意味着N1位SADC和N1位SDAC都必须精确到优于N1 + N2位。在所示示例中，N1 = 3、N2 = 3和N1 + N2 = 6。如图12B所示，当剩余波形超出N2 SADC的“R”范围而落在“X”或“Y”区域时，将导致代码缺失，这可能是由于非线性N1 SADC或级间增益和/或偏移不匹配造成的。这种情况下的ADC输出如图13所示。

如图所示，该架构可用于高达约8位(N1 = N2 = 4)的分辨率;然而，在两个阶段(特别是温度变化)之间保持优于8位的对齐可能很困难。在这一点上，值得注意的是，除了超出本讨论范围的某些设计问题之外，没有特别的要求在子分区架构中每个阶段具有相同数量的比特。此外，可以有两个以上的阶段。尽管如此，除非添加某种形式的纠错，否则如图11所示的体系结构仅限于大约8位的分辨率。

纠错子量程ADC架构出现在20世纪60年代中期，作为一种有效的手段来实现更高的分辨率，同时仍然使用基本子量程架构。例如，在两级6位分位ADC中，在第二级ADC中添加了一个额外的位，从而允许对图12中所示的“X”和“Y”区域进行数字化。第二级ADC中的额外范围允许剩余波形偏离其理想值，前提是它不超过第二级ADC的范围。然而，内部SDAC仍然必须精确到超过整体分辨率N1 + N2。

图14显示了一个带有纠错功能的基本6位分位ADC，其第二级分辨率从原来的3位提高到4位。当剩余波形落在“X”或“Y”超量程区域时，需要修改N1 SADC结果的附加逻辑，通过一个简单的加法器和一个加到剩余波形上的直流失调电压来实现。在这种安排中，第二阶段SADC的MSB控制MSB是加001还是不加修改地通过。

值得注意的是，二级ADC中可以使用多个校正位，这是转换器设计过程中的一个权衡部分，超出了本讨论的范围。

图14所示的纠错子划分ADC没有管道延迟。在以下事件发生所需的时间内，输入SHA保持保持模式:第一阶段SADC做出决定，其输出由第一阶段SDAC重建，SDAC输出从SHA输出中减去，由第二阶段SADC放大并数字化。数字数据经过纠错逻辑和输出寄存器后，即可使用;转换器已准备好接受另一个采样时钟输入。

为了提高基本子量程ADC的速度，如图15所示的“流水线”架构已经变得非常流行。这种流水线ADC具有数字校正的子量程架构，其中两个阶段中的每一个都在转换周期的一半时间内对数据进行操作，然后在采样时钟的下一阶段之前将其剩余输出传递到“流水线”中的下一阶段。级间跟踪保持(T/H)作为延迟线，在第一级转换完成时定时进入保持模式。这为内部sadc、sdac和放大器提供了更多的稳定时间，并允许流水线转换器以比非流水线版本高得多的总体采样率工作。

在流水线ADC的设计中，可以进行许多设计权衡，例如级数、每级位数、校正位数和时序。为了确保与特定样本相对应的各个级的数字数据同时到达纠错逻辑，必须在流水线级的每个输出中添加适当数量的移位寄存器。例如，如果第一阶段需要7个移位寄存器延迟，那么下一阶段将需要6个，接下来的5个，以此类推。这将数字管道延迟添加到最终输出数据中，如图16所示，这是典型的流水线ADC AD9235的时序。

对于12位65 msps的AD9235，有7个时钟周期的管道延迟(有时称为延迟)。这种延迟可能是问题，也可能不是问题，这取决于应用程序。如果ADC在反馈控制回路中，延迟可能是一个问题——在重叠区域，逐次逼近架构将是更好的选择。延迟也使得流水线adc难以在多路复用应用中使用。

然而，在频率响应比稳定时间更重要的大部分应用程序中，延迟问题并不是一个真正的问题。

与大多数CMOS流水线adc相关的一个微妙问题是它们在低采样率下的性能。由于内部定时通常由外部采样时钟控制，非常低的采样率延长了内部跟踪和保持的保持时间，以至于过度的下垂导致转换错误。因此，大多数流水线adc都有最小和最大采样率的规范。显然，这排除了在单镜头或突发模式应用程序中的操作，在这些应用程序中，SAR ADC架构更合适。

最后，重要的是要澄清子置换和流水线adc之间的区别。从上面的讨论可以看出，虽然流水线adc一般都是子量程转换(当然有纠错)，但子量程转换的adc不一定是流水线的。事实上，由于对高采样率的要求，流水线子量程结构占主导地位，其中内部稳定时间是最重要的。

流水线adc的分辨率高达14位，采样率超过100 MHz。它们是许多不仅需要高采样率，而且需要高信噪比(SNR)和无杂散动态范围(SFDR)的应用的理想选择。如今，这些转换器的一个流行应用是用于现代蜂窝电话基站的软件定义操作系统(SDR)。

图17显示了一个通用软件接收器和发射器的简化图。一个基本特征是:不是在接收机中单独数字化每个通道，而是由ADC直接数字化包含多个通道的整个带宽。根据不同的无线标准，总带宽最高可达20mhz。通道滤波、调谐和分离在接收信号处理器(RSP)中由高性能数字信号处理器(DSP)以数字方式完成。

在相对较高的中频(IF)下对频带进行数字化可以消除几个下变频阶段。这导致了成本更低，更灵活的解决方案，其中大多数信号处理是数字化的，而不是在与标准超外差或接收器相关的更复杂的电路中。此外，各种空气标准(GSM, CDMA, EDGE等)可以通过相同的硬件处理，只需在软件中进行适当的更改。请注意，软件ro中的发射器使用传输信号处理器(TSP)和DSP来格式化通过上游DAC传输的各个通道。

对接收机的ADC要求由接收机必须处理的特定空气标准决定。提供给ADC的带宽中的频率由所需信号以及大幅度“干扰”或“阻塞”组成。由于阻滞剂，ADC不能产生互调产物，因为这些不需要的产物会掩盖较小的期望信号。最大期望阻滞剂与最小期望信号的比值基本上决定了所需的无杂散动态范围(SFDR)。除了高SFDR外，ADC还必须具有与所需接收器灵敏度兼容的信噪比(SNR)。

另一个要求是ADC在所需中频下满足SFDR和SNR规格。中频采样的基本概念如图18所示，其中20 mhz频段的信号以60 MSPS的速率进行数字化。请注意，中频采样过程如何将信号从第三奈奎斯特区转移到基带，而无需进行下变频。感兴趣的信号带宽集中在第三奈奎斯特区，中频频率为75 MHz。本例中选择的数字有些武断，但它们用来说明欠采样的概念。这些应用对ADC的性能提出了严格的要求，特别是在信噪比和SFDR方面。现代流水线adc，如14位80 msps的AD9444，可以满足这些苛刻的要求。例如，在70 mhz中频输入时，AD9444的SFDR为97 dBc，信噪比为73 dB。AD9444的输入带宽为650mhz。其他针对SFDR和/或SNR优化的14位adc有AD9445和AD9446。

结论

我们在这里讨论了在现代集成电路adc中最广泛使用的逐次逼近、西格马-得尔塔和流水线架构。

逐次逼近是几乎所有多路数据采集系统以及许多仪器应用的选择架构。SAR ADC相对容易使用，没有管道延迟，分辨率可达18位，采样率可达3 MSPS。

对于各种各样的工业测量应用，sigma-delta ADC是理想的;它的分辨率从12位到24位。Sigma-delta adc适用于各种传感器调节，能量监测和电机控制应用。在许多情况下，高分辨率和片上pga的添加允许传感器和ADC之间的直接连接，而不需要仪表放大器或其他调理电路。

西格马-得尔塔 ADC和DAC易于集成到包含高度数字功能的ic中，也主导着语音频段和音频市场。这些转换器固有的过采样大大降低了对ADC抗混叠滤波器和DAC重构滤波器的要求。

对于采样率大于5 MSPS的情况，流水线架构占主导地位。这些应用通常需要高达14位的分辨率，在采样频率范围从5 MSPS到大于100 MSPS的情况下，具有高SFDR和SNR。这类adc用于许多类型的仪器，包括数字示波器、频谱分析仪和医学成像。其他应用包括视频、雷达和通信应用——包括中频采样、软件ro、基站和机顶盒——以及消费电子设备，如数码相机、显示电子产品、dvd、增强清晰度电视和高清电视。

使用制造商的选择指南和参数化搜索引擎，再加上对三种基本架构的基本知识，应该有助于设计人员为应用选择合适的ADC。使用制造商的评估板使这个过程容易得多。Devices的simADC 程序允许客户在不需要任何硬件的情况下评估ADC的动态性能。所需软件和ADC模型(以及许多其他数字设计辅助工具)可在以下网站免费下载。这个工具在选择过程中非常有价值。

ADC输入、输出和采样时钟电路的合理设计也不容忽视。有关这些重要事项，请参阅数据表和应用说明。最后，对于实现成功的混合信号设计同样重要的是布局、接地和去耦。对于这些和其他设计问题的详细处理，鼓励读者参考进一步研究和设备网站中列出的两个综合文本。

参考电路

1. 沃尔特·凯斯特，编辑，《数据转换手册》，由Newnes出版，爱思唯尔出版社，2005年，ISBN: 0-7506-7841-0。具体参见第3章“数据转换器架构”。除了详细讨论各种ADC和DAC架构本身，本章还包括历史方面的内容。

2. 沃尔特·荣格，编辑，运算放大器应用手册，出版的新闻，爱思唯尔出版社，2005年，ISBN: 0-7506-7844-5。

3. 有关产品或应用程序的更多信息，请访问Devices, Inc.的网站: