时钟数据恢复(CDR)在电信、光收发器、数据和存储区域网络以及无线产品中有着广泛的应用。CDR技术的好处越来越重要，因为设计需要更大的带宽，以及分配和频谱带宽使用的增加。此外，供应商和他们的产品正在从系统级和板级接口的并行接口迁移到串行接口。

近年来，CDR技术的使用越来越多，因为需要处理背板上更宽的并行总线宽度，同时管理接收器上的时钟和数据倾斜。此外，路由这些信号可能很困难，因为它们消耗电路板空间和功率，并且需要多层路由方案来管理信号和线路终端。使用高位宽数据总线产生的电磁干扰也是一个值得关注的问题。

由于新通信技术的出现，电信号处理的改进，以及跨FR-4和背板、光学和无线媒体发送多千兆电信号的需要，cdr非常重要。在传输之前将时钟和数据结合起来的通信技术并不新鲜。时钟和数据的结合保证了时钟和数据信号总是同时到达。然而，诀窍在于将接收器上的时钟和数据分离。这是由CDR电路完成的。将数据从并行格式转换为串行格式或反之亦然的产品称为序列化器/反序列化器(或简称“SerDes”)。这些产品通常有CDR块来反序列化串行数据流。

本文研究了在高速串行通信链路应用中成功实现CDR所需的CDR组件块。提供了一个典型的高速串行通信链路的概述，关于如何在链路上转换和重新捕获数据。针对一般话单拓扑，讨论了不同的话单方案。此外，还特别注意了参考振荡器在链路的发送端和接收端的作用。

高速串行通信中的时钟和数据恢复

图1提供高速串行通信链路的基本图。并行数据(位b(1)， b(2)， b(3)，…)B (n))以频率f(t)到达传输串行器。在序列化器中，数据从并行格式转换为串行格式。串行位流的最小比特率等于n × f(t)，其中n是并行数据位的总数。根据编码数据是为了满足信道对误码率(BER)性能的要求，还是为了在接收端话单上提供丰富的过渡内容，所得到的频率(比特率)可以高于f(t)。Reed-Solomon前向纠错(FEC)和8B10B编码分别是信道编码或在接收话单处创建丰富过渡内容的示例。然后，该串行数据被重新发送到信道并通过接收器发送，最后到达反序列化器。这个基本的通信块适用于数据，无论它是通过光纤，空气或跨背板传输。

图1所示。时钟和数据恢复构成高速串行通信链路的基础。

定时(时钟)在话单应用程序中至关重要。在系统设计过程中，设计人员决定如何将数据从并行格式驱动为串行格式，以便通过传输信号的待处理信道失真的信道进行传输和接收。最小化设计的退化对数据信号的影响对于保护信噪比和保持误码率性能非常重要。例如，在跨背板的数字传输方案中，当高速电信号穿越不同长度(FR-4和背板)时，系统的抖动性能非常重要，从而导致信号电平和时变失真方面的信号退化。

时钟数据恢复的核心是一个基于锁相环(PLL)的电路，在某些情况下可以基于数字。图2是基本的锁相环框图，可用于通信链路的串行端或传输端，如图1所示。锁相环模块包括相频检测器(PD)、滤波器(LPF)、压控振荡器(VCO)和分频链(1/n)。分频链用于向PD提供可比较的频率输入。通过这种方式，VCO的输出与非常稳定的参考输入V(REF)相准。这个锁相环模块的目的是将参考频率乘以一个固定的量(n)，这将是压控振荡器的固有频率。在大多数情况下，V(REF)将是石英基的，提供高度的稳定性和精度，具有很大的相位噪声特性。此外，根据所需的应用或系统要求，该基准可以进行温度补偿或电压补偿。在基于sonet的应用程序中，该引用可能满足某个层级别(即层级别3,3e或4)。

图2。时钟倍增应用由锁相环驱动。

在接收端，CDR锁相环块的外观略有不同，以解决同时检索时钟和数据的需要。如图所示图3，合并的时钟/数据信号通过提供两条不同路径的缓冲区进入锁相环块。一条路径提供数据决策(DEC)块，而第二条路径提供时钟恢复块。时钟恢复块看起来非常像图2的锁相环块减去1/n块。从VCO恢复的时钟用作DEC的采样输入，作为相频检测器的反馈，也用于向下游馈送系统时序要求。在图1的情况下，这个恢复的时钟被分解为并行时钟频率，以驱动反序列化器块。

图3。修改基本锁相环块用于实现CDR电路。

时钟/数据恢复中的参考振荡器

图中所示的参考振荡器说明了一个压控振荡器被应用于振荡器的输入。这种电压控制是由LPF阶段建立的。通常，vco或压控晶体振荡器(vcxo)可以用作环路振荡器，如图3所示。环路振荡器的主要作用是跟踪输入时钟/数据的频率偏差。此外，它还将此时钟提供给CDR(反序列化器)下游的其他组件。这是通过LPF的输出来实现的，LPF驱动VCO或VCXO的电压控制输入。

在电信、无线和数据通信的话单应用中，输入的数据信号加上时钟应该具有相对稳定的频率特性。这假设发送时钟满足一定的精度和稳定性规范。在接收端，设计排除了最小和最大精度/稳定性。如果发送时钟频率预计为规定频率的±50ppm，则接收时钟将具有至少±50ppm的频率调节能力。然而，出于设计目的，考虑频率调节能力略大于±50ppm。这种扩展的频率调节能力可以适应任何额外的信号频率失真或通信中断。

尽管锁相环试图驱动到静态状态，这意味着频率锁定已经建立，但在某些情况下，电压控制的输入可能以高于期望的速率移动。LPF带宽决定了锁相环能保持锁的最大速率。最终，接收VCO(或VCXO)的作用是跟踪和重现恢复的时钟。

在没有数据/时钟输入CDR的情况下，CDR需要在指定的时间内为任何下游通信需求(即反序列化器)提供参考信号。

在某些应用中，将使用VCO/VCXO组合。在图4与普通话单配置相比，VCO/VCXO至少有两个好处。首先，VCXO的添加允许快速调节VCO频率以匹配预期时钟/数据信号。选择与预期时钟频率范围匹配的VCXO频率。例如，宽带VCO可能需要数千个样本来锁定传入的数据流。VCXO和锁定检测电路的增加确保VCO保持一定的工作频率，并有助于在启动条件下提供更可预测的锁定时间。其次，如果时钟/数据输入在很长一段时间内丢失，添加VCXO是有帮助的。在没有时钟/数据信号的情况下，系统将参考非常稳定的石英振荡器(V(REF))来提供延迟，直到时钟/数据信号从信号丢失(LOS)中恢复。延迟是一种规范，适用于参考时钟在特定时间段内保持特定精度的能力(例如，24小时内±4.6ppm)。

图4。对基本CDR块的修改提供了对传入时钟/数据流的简单锁定。

结论

各种解决方案的地址时钟/数据恢复和重定时，序列化器和反序列化器，时钟生成器和tcxo通信应用程序。这些设备允许设计人员开发频率范围从10MHz到10GHz的电路，并支持从GSM到OC-192及以上的应用程序。由于设计越来越需要更大的带宽，CDR技术是电信、光收发器、数据和存储区域网络以及无线应用的理想选择。