介绍

许多现代、高速、高性能集成电路，如MAX104和MAX106到数字转换器(adc)，需要一个工作在GHz范围内的低相位噪声(低抖动)时钟。传统的晶体振荡器可以提供低抖动时钟信号，但通常不适用于120MHz以上的振荡频率。

图1给出了一个典型高速数据转换器系统的简化框图。该系统由带通滤波器、ADC、高频时钟、高速存储器件和后处理单元组成。除了MAX104外，高频时钟在确定高速数据转换器的精度方面起着重要作用。该高频低相位噪声时钟由高频压控振荡器(U1)、锁相环(U2)和晶体振荡器(U3)组成，如图所示图2．

图1所示。典型的高速数据转换器系统采用MAX104 ADC和基于锁相环的低抖动时钟。

图2。高速、低相位噪声时钟是保证高速ADC最佳动态性能的关键因素之一。

MAX2620压控振荡器(VCO)能够产生高达1GHz的振荡器频率，同时提供足够的噪声性能。由于固有的频率漂移，通常需要锁相环(PLL)通过将VCO输出与晶体振荡器频率进行比较来将VCO输出锁定到所需的频率。

为高速数据转换器系统选择合适的压控振荡器并不像找到振荡器频率合适的压控振荡器那么简单。必须考虑的一个关键参数是时钟抖动。抖动通常被定义为数字信号的有效瞬间相对于其理想时间位置的短期、非累积的变化。图3说明了一个包含抖动的采样时钟信号。时钟产生的抖动是由各种内部噪声源引起的，如热噪声、相位噪声和杂散噪声。在数据转换器的情况下，抖动影响数据转换器的信噪比(SNR)性能。

图3。时钟信号的抖动降低了ADC的信噪比。

时钟抖动如何降低ADC的信噪比(SNR)

时钟源产生的抖动会导致ADC的内部电路错误地触发采样时间。如图所示图4，采样时间的不确定性得尔塔t等于振幅的不确定性得尔塔A。这将导致输入幅度的假采样，从而降低ADC的信噪比。根据以下公式，可以计算给定时钟抖动量的数据转换器的最大信噪比:

图4。利用采样时间不确定性得到的信噪比模型。

当cos(欧姆t) = 1时斜率最大。因此,

EQ.2可以重新排列为:

根据定义，A/(得尔塔A)为信噪比，得尔塔t为抖动的均方根值。EQ. 3可以改写为:

例如，如果输入信号为250MHz，要达到50dB信噪比，则最大RMS抖动(西格马(RMS))必须小于2ps。

噪声源如何引起抖动

热噪声、调频(FM)、调幅(AM)、相位调制(PM)和杂散成分都是导致时钟信号抖动的噪声。由于调频、调幅和调频引起的噪声难以区分，因此将这三种噪声统称为相位噪声。为了阐明相位噪声的计算，我们将以使用MAX2620压控振荡器和锁相环的高频电路为例。

热噪声对抖动的贡献

图5描述了一个简化的VCO相位噪声分布图。MAX2620的输出放大器的热底噪声约为-147dBm/Hz。这个噪声是有限带宽的高斯白噪声。虽然有效带宽尚未表征，但可以近似为工作频率的两倍。MAX2620适当调整到所需的输出频率后，本底噪声对抖动的贡献可以用以下公式计算:

图5。MAX2620压控振荡器的相位噪声曲线随偏置频率的简化。

=边缘到边缘抖动方差(in s(2))
欧姆(o) = 2πf(o) =角钟振荡(中心)频率(rad/s)
f(o) =振荡器(中心)频率(Hz)
f =偏离中心频率的频率(单位:Hz)
τ = 1/2f(o) =半个周期(单位为s)
L(f) =偏移频率f处的相位噪声(dBc/Hz)。

为了进一步改善噪声性能，通常在压控振荡器输出端采用频率响应类似于带通滤波器的功率匹配网络(L2和C6)。这样可以衰减感兴趣的带宽之外的不需要的噪声。通过这样做，可以通过从0Hz偏移到f(0)的积分限制来估计最坏的噪声。超过这些限制的噪声被大大衰减，可以忽略。因为本底噪声对于从0Hz到f(0)的偏移频率是均匀的，所以L(f)可以被认为是恒定的。EQ. 5可简化为:

由本底噪声引起的边到边时序抖动为:

由于热噪声是不相关的，所以抖动是不累积的。周期到周期的抖动与边缘到边缘的抖动相同。

式8也可表示为:

其中SNR(OSC)是由于噪声底导致的振荡器的信噪比。

相位噪声对抖动的贡献

相位噪声的特征是在失调频率处的噪声功率与时钟(载波)信号的功率电平之比。该比率通常归一化为1hz -带宽，得到dBc/Hz的单位。例如，图5中100kHz偏移时的相位噪声为-118dBc。这意味着在1hz带宽下，1000.1MHz的噪声功率比1000MHz的载波功率低118dB。

从1MHz的角偏移频率到时钟频率，MAX2620的自由运行相位噪声约为20dB/ 10。通过EQ. 11，相位噪声引起的周期抖动可以计算如下:

其中f是时钟频率的偏移频率，并且它必须处于相位噪声每十年降低20dB的区域。相位噪声L(f)取自MAX2620在f = 100kHz偏置频率下的表征。当f = 10kHz时，产生的抖动不会改变。

虚假组件对抖动的贡献

基于锁相环的时钟信号产生杂散。如果不抑制这些杂散，它们会降低抖动性能。图6给出了用频谱分析仪采集的1GHz时钟信号的频谱图。图中显示的两对对称的杂散大约在载波下方75dBc和85dBc。这些杂散与载波的分离以及彼此之间的分离是由锁相环中使用的比较频率决定的。在本例中，比较频率为1MHz;因此，靠近载波的两个杂散距离载波和随后的对正好1MHz。此外，还有另一对-75dBc杂散(未显示)在20MHz偏移引起的晶体振荡器。下面的方程，将这些马刺转化为抖动:

图6。一个1GHz的时钟显示了虚假的组件。

其中f(m)为相位噪声杂散分量发生的偏移频率。当m = 1时，周期到周期的抖动计算为4.38x10(-6)ps。对于adc的实际应用，如MAX104，由于杂散噪声在此电平的抖动可以忽略不计。

总抖动

总周间抖动是抖动平方和的平方根的函数，可以计算如下:

锁相环

由于温度、电源、负载等因素的遗传频率漂移，自由运行的压控振荡器很少被自己使用。通常引入锁相环来帮助将VCO输出锁定到所需的频率。如果设计得当，锁相环可以帮助降低相位噪声。环路带宽内的相位噪声低于自由运行的压控振荡器。因此，由相位噪声引起的实际抖动小于EQ. 11。

图7显示了MB15E07在整数n锁相环系统中的功能图。它由一个鉴相器(或比较器)、一个输出电荷泵、一个双模预标量、一个N计数器和一个R计数器组成。N计数器由一个主(M)计数器和一个辅助(a)计数器组成。

然后N计数器与双模预标量(P)一起工作。

图7。由锁相环、晶体振荡器、环路滤波器和压控振荡器组成的典型锁相环系统的简化框图。

在上电期间(假设锁相环是预编程的)，压控振荡器将以期望的频率加上一些偏移振荡。该频率首先除以整数N，然后与参考晶体振荡器频率进行比较，参考晶体振荡器频率也除以整数r。如果两个频率之间存在相位差，则锁相环输出端的电压相应变化。例如，如果压控振荡器的频率低于基准频率，电荷泵将对环路滤波电容器充电以提高电压。如果压控振荡器频率高于基准频率，电荷泵将放电回路滤波电容器以降低电压。电压的增加导致频率的增加，反之亦然。因此，锁相环作为一个反馈环，使压控振荡器的输出频率锁定在期望的频率上。压控振荡器频率是N、R和f(REF)的函数，计算公式如下:

例如，如果P = 32, M = 31, A = 8，使用EQ. 14，则N计数器计算为1000。如果参考振荡器频率为20MHz，并且使用EQ. 15将R计数器设置为20，则VCO频率锁定在1000MHz。

设计参数

需要仔细设计和实现时钟电路以确保最佳性能。这可以通过选择合适的组件和提供设计良好的高频PC板来实现。表1显示了两种不同工作频率下的推荐分量值。这些值确保压控振荡器将振荡和锁相在所需的频率，同时提供适当的输出功率水平。MAX2620的输出频率由外部谐振槽L1、C1、C2、C3、C4、D1组成。L1、C1、C2、C3、C4设置自由运行、振荡频率。变容二极管D1将输出频率微调到所需频率。D1为反向偏置，其电容随锁相环输出产生的偏置电压变化。D1电容的变化允许输出频率的微调。

振荡频率可由下式计算:

为了适应元件公差、PCB、电源电压和温度变化，D1的电容应选择使调谐范围约为标称频率的±5%至±10%。C4是耦合变容管到调谐槽的电容器。增加C4可以增加调谐范围。C2和C3是振荡器正常工作所必需的反馈电容。通常，C2 = 2.7pF, C3 = 1.0pF。对于1.0GHz，选择L1 = 5.6nH, C4 = 4.7pF, C1 = 1.0pF。VCO输出和ADC时钟输入都必须匹配50欧姆。在压控振荡器输出端采用LC网络(L2和C6)，以确保向ADC时钟输入端提供最佳的功率传输。匹配网络具有类似带通滤波器的频率响应，进一步降低了热噪声底。

表1。时钟生成器的建议组件值

电荷泵输出的锁相环脉冲的相位比较频率由R和外部晶体振荡器确定。环路滤波器用于将这些脉冲滤波成一个恒定的直流控制电压，用于压控振荡器。三阶环路滤波器(图2)由C7、C8、C9、R1和R2组成。使用简化的EQ. 17至23来计算分量值。

N = EQ. 14的计数器值
ξ =阻尼系数，一般为0.707
I(CP)=充电泵电流，10mA为MB15E07
K(VCO)= VCO调谐增益或灵敏度

VCO调谐增益K(VCO)取决于VCO槽中使用的元件值。本设计示例中的VCO调谐增益约为35MHz/V。

MB15E07是通过SPI兼容接口编程的。表2显示了600MHz (MAX106)和1000MHz (MAX104)操作的寄存器/计数器设置:

表2。建议注册设置MB15E07与20MHz晶体振荡器

为确保高频PC板布局良好，请牢记以下建议:

• 保持所有PC板走线长度尽可能短。具有可控阻抗走线的设计。
  

• 选择尽可能小的部件尺寸，最好是0603或0402型。
  

• 采用高质量因数(Q)组件，最大限度地降低压控振荡器相位噪声，最大限度地提高输出功率传输。Q系数大于等于40就足够了。
  

• 保持谐振槽电路的所有组件尽可能靠近并尽可能靠近MAX2620。
  

• 将去耦电容放置在靠近VCO的位置，并直接连接到接地平面。所有的V(CC)连接都应该有自己的去耦电容。
  

• 在VCO输出和ADC时钟输入之间保持50欧姆连接。
  

• 使用表1中的组件值建议作为起点。可能的寄生效应可能需要对某些组件值进行微调，以确保最佳性能。

实验结果

为了证明根据建议的方程和技术设计的时钟电路的性能，图2中的电路被设计并使用MAX104评估套件进行测试。图6显示了用频谱分析仪测量的高频低抖动时钟的输出。振荡频率锁相在1GHz，输出电平为-2dBm。图8显示了MAX104 ADC在输入频率上的信噪比。当f(SAMPLE) = 1.0GHz和f(IN)为-1dBFS时，在10MHz ~ 1GHz频率范围内，信噪比分别为47.1dB ~ 45.5dB。与已知的低抖动信号发生器(HP8662A)相比，该时钟测量的信噪比仅降低了~0.4dB。

图8。MAX104的信噪比使用锁相环时钟时比使用HP8662A时低约0.4dB。

引用:

1. Rudy Van De Plassche，集成到数字和数字到转换器，Kluwer学术出版社，1994，第6-8页。
   

2. Chris O'Connor，“开发无Trimless电压控制振荡器”，微波,射频， 1999年7月，第69-78页，2000年1月，第94-105页。
   

3. Ken Holladay，“设计锁相环频率合成器的环路滤波器”，微波,射频， 1999年9月，第98-104页
   

4. MAX2620数据表，Maxim集成。
   

5. Ali Hajimiri等人，“环形振荡器中的抖动和相位噪声”，IEEE固态电路杂志，第34卷第6号，第790-804页。
   

6. Boris Drakhlis，“用相位噪声分析计算振荡器抖动”，微波,射频， 2001年1月，第82-90页和157页。
   

7. MB15E07数据表富士通半导体。
   

8. MAX104数据表，Maxim集成。

这篇文章的类似版本出现在2001年9月的传感器杂志。