DDR存储器的终端电压电源需要跟踪DDR存储器电源电压VDDQ，并且需要输入和接收负载电流。在极端负载瞬态中，从最大额定下沉电流到最大额定源电流，其最大电压偏差不应超过40mV。

MAX1917采用快速PWM控制架构，可在一个开关周期内响应阶跃负载变化，从而减少所需的输出电容。通过在设计中有意增加电压降，可以进一步降低输出电容，而不会损失瞬态性能。

例如，在1.25V/7A端接VTT电源中，输出电容的选择应使ESR小于:

这种ESR要求可以通过输出端的5个560µF/4V OSCAN电容器或6个270µF/2.5V spcap或14个150µF/4V poscap来满足。出于空间考虑，选择了6个270µF/2V spcap，总ESR为2.5毫欧。在-7A到-7A的阶跃负载变化期间，不包括输出纹波电压，这产生35mV最大电压偏差。图1显示了VTT终端电压电源的原理图。

图2显示了阶跃负载瞬态时VTT的波形和输出电流。从图中可以明显看出，最大电压偏差小于40mV。从图2中也可以清楚地看出，负载瞬态结束后，峰值电压过冲或过低结束，表明环路响应非常快。

当使用下垂法时，所需的ESR可以翻倍，即5毫欧。最大下垂阻力为

式中V(Load)为负载调节，约为1mV/A，含迹电阻，V(Ripple)为输出纹波电压。考虑到一些设计余量，我们选择了一个2毫欧电阻R3，如图3所示。此外，为了设计余量，使用了4个spcap而不是3个，但是与图1相比，需要的spcap减少了2个。图4为相同负载瞬态响应下VTT电压和负载电流波形。最大电压偏差完全在80mV电压带内。综上所述，增加输出下垂进一步减少了所需的输出电容，从而降低了系统的总成本。