多年来，集成DC-DC电源控制器的反复推出为我们提供了更高的性能水平。这些集成电路通过消除电源设计的任务来减轻系统工程师的负担，但这种简化导致了知识的损失。因此，开关转换器应该作为一个提醒，要小心。下面的讨论提出了在设计非隔离DC-DC转换器的电路板布局时避免意外的规则。

优化这种布局的第一条规则是隔离转换器。DC-DC变换器是一种极好的电场和磁场源。它们的电磁干扰频谱从开关频率开始，通常延伸到100MHz以上。为了尽量减少电容耦合和“磁场到环路”耦合，您应该将转换器放置在远离其他电路的地方，特别是远离低电平电路的地方。

隔离转换器并不总是那么容易。有些电路板在转换器的一侧接受输入电压，并在另一侧分配输出电压。例如，VME卡或电信卡包含非常复杂的路由，电流高达20A。单个连接器带来输入电压，并将几个输出电压分配到背板。因此，有一个强烈的诱惑，将转换器靠近这个连接器，以减少电阻下降。然而，该区域是密集的接口驱动器，背板总线，等等，与噪声耦合的相关风险。在某些情况下可以添加电源连接器，但该解决方案需要额外的电路板面积和成本。

铜线中的电阻是最大的制约因素。对于给定长度和厚度的痕迹，该电阻为

R = ρ x (l/S)

式中，l为走线长度，单位为米;S为走线面积，单位为平方米;ρ(铜的电阻率)在20℃时为1.7 × 10(-8)欧姆 - m，在70℃时为2.1 × 10(-8)欧姆 - m。例如，宽0.5cm、厚35 μ m的铜线在20℃时的电阻为1毫欧/cm。这个值可能看起来可以忽略不计，但如果您通过两个连接器和背板在10A下分配2.5V，则需要注意。

在一些电路板上，迹线厚度包括锡铅层。这一层可以使等效电阻几乎翻倍:

铅电阻率= 2.07 × 10(-7)欧姆 - mat 20°C
锡电阻率= 1.14 × 10(-7)欧姆 - mat 20°C

准确度和迹线损耗之间的权衡使您可以将转换器从连接器移开。您可以通过在连接器附近执行远程V(OUT)测量来限制电阻降的影响，但要小心电容耦合!为了将大电流限制在指定的区域，将所有的供电线路通过连接器一端的引脚布线。

MOSFET驱动程序

随着开关频率的增加，开关时间变得越来越短:500kHz转换器通常为10ns。在这个频率下，即使是最短的走线也有显著的阻抗。同样重要的是要注意，峰值栅极电流可以在极短的时间内上升到几安培。因此，mosfet驱动信号的正确布线始于对转换器框图的分析。

例如，考虑一个用于笔记本电脑的同步降压控制器(图1)。mosfet是由能量从槽电容器(C6和C7)通过驱动器输出的几欧姆转移到栅极驱动的。请注意，高侧n沟道MOSFET (Q1)的栅极驱动器是浮动的。n通道驱动器像电荷泵一样工作!

图1 a。MAX1710同步降压控制器的工作由应用电路(a)和内部框图(b)描述。

图1 b。MAX1710同步降压控制器的工作由应用电路(a)和内部框图(b)描述。

图2突出显示了打开时的电流路径。任何串联电感都可能导致灾难。在最好的情况下，尖峰更高，但只会增加开关损耗。在最坏的情况下，两个mosfet可能由于交叉导通(同时导通)而爆炸。因此，一个最优的路由意味着非常短和宽的路径之间:

C6和V(dd)
C6及Q2(S)
C7和BST, C7和LX
Q1(G)和DH
Q2(G)和DL
Q1(S)和LX
Q2(S)和PGND

请记住，1cm走线的寄生电感约为10nH。

仔细观察C6，你可以看到它提供Q1和Q2，但方式不同。它作为Q1的滤波电容和Q2的槽电容。由于我们不能同时将C6放置在高侧和低侧驱动器附近，因此我们将其尽可能靠近V(dd)和PGND(峰值电流流过的地方)，并且也靠近C7(几乎平均电流)。请注意，PGND、DL和V(dd)引脚是并排的，而不是偶然的!Q2和C6的放置是为了最小化PGND, C6(-)和Q2(S)之间的接地走线长度。将该接地迹在PGND引脚附近的一个单点连接到接平面。为避免共阻抗耦合，LX接Q1, PGND/C6(-)接Q2源。图3突出显示了关断期间的电流路径。

图2。虚线表示栅极驱动电路Q1 (a)和Q2 (b)的大电流流。

图3。虚线表示Q1 (a)和Q2 (b)栅极放电(关断)路径中的大电流流。

应该尽可能限制“via”的数量。事实上，当di/dt很高的时候，通过一个孔增加的几十纳米亨利是令人尴尬的。因此，您应该将所有电源组件放在组件层，甚至是SMD组件。如果你别无选择，把几个通道并联起来。

我们必须记住，对于手头的应用程序来说，控制器通常是过大的。例如，通常的做法是使用10A控制器来产生3A输出。由于出于成本原因，我们通常选择最小尺寸的mosfet，因此片上驱动器仍然过大，因此能够提供比必要更多的栅极驱动。

因为前面的讨论试图避免减缓MOS栅极驱动，所以将一个小(10欧姆到100欧姆)电阻与栅极驱动串联起来似乎是矛盾的。然而，过大和/或快速驱动波形会产生更多的开关噪声和射频干扰。在另一个极端，慢波形在MOSFET(s)和二极管(如果有的话)中产生更多的开关损耗。一个好的折衷方案是通过尽可能地减缓波形斜率来减少EMI，同时保持可接受的效率水平。(图4b的栅极驱动器中的组件可以让您分别修剪上升和下降时间。)幸运的是，大型驱动程序允许最后一点优化。

电源级路由

图4说明了许多功率转换器常见的两个大电流回路。为了响应由开关引起的扰动，这些回路支持高di/dt，并且(在某些节点)也支持高dv/dt。识别这些循环有助于减少它们的影响。注意，di/dt在转换器内(在开关节点)很大，但在转换器外很小。的确，在输入电容之前和输出电容之后的电流达到一个很高的值，但它们几乎是连续的。当变换器设计良好时，它们的交流分量较低。

图4。这些简单的原理图说明了升压(a)和降压(b)开关转换器的基本操作。

首先，最小化寄生电感。我们将考虑升压变换器，但对于降压变换器，推理可以调换。图5说明了导致最多问题的寄生电感的种类。

图5。当主开关晶体管(T)关断时，二极管电容放电如图所示。

在不描述开关周期的10个相位的情况下，当电感电流被MOSFET短路时，我们可以考虑MOSFET关断。二极管的反电容通过回路二极快地充电，二极管阳极的节点电压Va(通常在Vout - Vd)接近0V。串联电感(LfT + LfD + LfC)增加了放电时间，从而增加了MOSFET中的开关损耗。这些类型的电感也会产生噪声。

峰值电流受到晶体管的限制，晶体管作为电流源工作(Vds仍然等于几伏)。对于一个2A的MOSFET，这个电流源可能是10A!电流水平在很短的时间内(几个10ns)都很大。记住，通过电感改变电流会产生与电流变化成正比的电压:

v = L × [di(t)/dt]

这个过渡阶段是一个很好的尖峰发生器!再一次，我们通过最小化走线长度和在MOSFET，二极管和Cout周围使用短而宽的走线来最小化寄生电感。现在您可以看到如何通过控制栅极驱动波形的斜率来降低噪声。

为了限制阻性压降和通孔数量，功率级SMD组件应放置在电路板的组件侧，并在其组件层上布线电源走线。如果可能，电源接地也应走线在同一层。这种安排还有另一个好处:对地平面的扰动较小。要消除带带磁场，请注意使功率电流环路的面积最小。

当需要在元件层以外的层上布线电源走线时，选择来自电感或滤波电容器的走线(即，降压转换器为Cout，升压转换器为Cin)。因为通过这种走线的电流几乎是连续的，所以它不会产生噪音，只是一个电阻下降。如果你在元件层下面的层上走线，寄生电感会更小。为避免公共阻抗耦合，应将保护地、电源电路地和总接平面分开(图6)。

图6。这些细节说明了控制器电路中PGND与门控走线的路由。

电容器及其他元件

在DC-DC转换器电路中，密切注意电容端子的走线路线是很重要的。大容量的低esr电容器价格昂贵，而糟糕的布线会影响其性能。另一方面，良好的布线可以将输出噪声从150mV降低到50mV!

纹波与电感值、电容ESR、开关频率等直接相关，但高频噪声(尖峰)取决于寄生元件和开关动作。根据开关频率，我们可以预期从1MHz到10MHz的尖峰频率。

在糟糕的布线中(图7a)，寄生电感与走线长度相关会导致问题:L1会增加噪声，L2会限制高频电容CoHF的衰减。固定方法(图7b)是在电容焊盘的一侧引入输入走线，在焊盘的另一侧输出走线。

图7。电容器走线的布线不当会引入不必要的寄生电感。

现在，放置和布线了最庞大的部分，我们把注意力转向电感器。一个故意的但不需要的耦合(图8a)允许电源回路中的电流污染控制器电源(Vcc)。通过Lp1切换产生的高di/dt导致Vcc超调，很容易达到几百毫伏。使用

v (t) = L × [di(t)/dt]

L = 10nH， 得尔塔I = 1A， 得尔塔t = 50ns， 得尔塔V = 0.2V!

如前所述，第一个预防措施是分离电源走线并小心保护地线。第二个预防措施是避免将迹线连接到电源回路(见图8b)。分配输入电压的走线应该在输入电容和控制器的Vcc连接之前连接。连接到高频输出电容后分配输出电压。

图8。(b)中所示的连接可以防止不必要的共阻抗耦合(a)。

最后，一些杂项建议:不良的PGND走线可能导致共阻抗耦合(PGND端子的一个原因是避免污染控制器的内部接地节点)。将高阻抗走线(特别是调节输出电压的输出电阻分压器)从支持高dV/dt的节点移开。这种耦合产生的电流会使控制器产生振荡。