DS80C320微控制器是Maxim新型高速微系列的第一名成员。该系列现在包括DS80C310, DS87C5x0, DS80C390, DS80C400, DS5230, DS5250等。当DS80C320推出时，发布了一份应用说明57，“DS80C320内存接口时序”，以描述与它接口 的存储器的独特速度要求。这个应用笔记也适用于最近的家庭介绍。

高速微系统的常见配置见图1． 在本例中， 系统中包括程序(EPROM)和数据(SRAM)存储设备。当然，对于 基于eprom的部件(如DS87C520)，很可能不需要在处理器之外 使用其他程序存储。然而，出于本讨论的目的，我们假设将使用外部 程序存储。如果应用程序要求同时使用板载和外部程序 内存，则可能需要一些额外的解码逻辑(未显示)，以便两个内存空间 不会重叠。

图1所示   典型的高速微系统

与所有8051外部存储器接口一样，处理器的端口0线(P0.7-P0.0)同时携带地址 和数据，并使用锁存器将信息解复用。闩锁的具体零件编号将由下面讨论的系统的速度要求决定 。但是，一般来说，闩锁 将是'373或'573类型。这两种部件类型的主要区别在于引脚。在'573上， 所有输入都在包装的一侧，所有输出都在另一侧。这允许更方便的 板布局。

从处理器的端口2地址总线(P2.7-P2.0)连接到存储器的 地址总线的线路数在图中显示为“N”。'N'的确切值取决于所使用的 内存设备的存储大小。

本应用笔记是基于DS87C520的时序，但这里讨论的原理应该适用于任何高速微控制器家族的成员。请务必检查正在使用的设备的数据表，以查找与此处示例的时间差异。

锁的需求

由于端口0 (AD7-AD0)总线的高速，必须考虑到用于地址解复用的 锁存器的选择。通过检查高速微数据表，可以看到 在锁存器上放置了一些时间限制。例如，CPU参数t(AVLL)(端口0 地址有效到ALE Low)决定闩锁实际拥有的最小设置时间(t(SU))。 参数t(LHLL)和t(LLAX)也会影响锁存器的时序要求。表1显示了33MHz操作的CPU参数，以及对各种锁存器家族的要求。对于表中 的参数，CPU参数必须大于latch参数。可以看出 最低要求的设置和保持时间违反了HC闩锁家族(突出显示)。由于这个 原因，这个系列不能用于33MHz操作。

锁存器的另一个相关特性是从输入到输出的传播延迟。由于锁存器位于 地址路径中，因此该参数对内存时序需求有直接而重要的影响。这个参数将在下一节中讨论。

表1 锁存器参数

程序内存

如图1所示，程序存储器(通常是EPROM或闪存)通过地址解复用锁存连接到处理器的LSB地址 。EPROM也通过 MSB地址总线和Program Store ENable (active-low PSEN)信号直接与处理器接口。处理器总是在LSB地址之前输出MSB 地址，因此可以忽略该接口。但是，必须在最关键的时刻检查剩下的两个 接口中的每一个。EPROM 设备的相关定时参数可以通过评估它们的数据表找到。表2总结了 来自两个不同制造商的几种速度等级的eprom的主要参数¹。

EPROM参数

注:X/Y表示Atmel/AMD设备的差异。

在对处理器、锁存器和EPROM的时序规范进行评估后，可以看到 最关键的时序路径是通过LSB地址总线。地址必须出现在总线上， 通过锁存器，给EPROM寻址，EPROM必须在小于 CPU参数t(AVIV1)的时间内输出有效数据。由于锁存器在路径中，因此该总线的时序可以用 式表示:t(PROP) + t(ACC) <t (AVIV1)。DS87C520数据表显示 t(AVIV1)是时钟速度(表示t(CLCL))的函数，其表达式为: t(AVIV1) = 3t(CLCL) - 32ns。使用F型锁存器求解33MHz 操作的这些方程，可以看出EPROM访问时间小于52ns。这说明锁存速度直接影响EPROM所需的速度。

表3显示了EPROM速度和锁存器类型推荐的各种CPU时钟速度。 建议的速度等级是基于上述方程和EPROM和锁存定时参数。进一步的评估表明，EPROM参数tDF在一些高 CPU时钟速度下也可能是一个关键参数。该参数必须小于CPU参数t(PXIZ)。

表3 推荐的EPROM速度

* t (ACC)< 20ns可能需要不同的存储技术。

数据存储器

有许多因素使得将数据存储器(sram)接口到高速 微控制器系列非常容易。首先，SRAM设备通常更快，并且在更高的速度等级中更可靠 。事实上，有时很难找到慢速SRAM。一个更 重要的因素是，所有高速微家庭成员有能力插入拉伸周期 到MOVX指令。这提供了一种方便的方法，可以在同一数据总线上同时支持高速和低速 设备，而无需外部支持硬件。所有高速微家庭 成员默认使用一个拉伸周期的MOVX指令。为了获得最大的吞吐量， 应用软件可以写入某些特殊功能寄存器(SFR)位，并使MOVX 指令以零拉伸周期操作。这个默认条件为现有设计 提供了方便，这些设计可能没有快速RAM。即使在高速系统中，也可能没有必要或不希望 以全速执行数据访问。此外，还有各种内存映射外设，如 ，如LCD显示器或UARTs，速度不够快，无法跟上全速高速微处理器。如果需要，这种 灵活性允许用户用一些性能换取较慢的数据ram。对于下面的 讨论，将假设零拉伸周期的最坏情况。

为了获得最大的性能，即，将零伸缩周期数据存储器访问编程到 处理器中，MOVX指令需要两个机器周期。指令的读取需要一个 机器周期，剩下一个机器周期用于内存读取或写入。在接下来对数据 内存的时序需求的分析中，我们假设表3中的建议 已经得到了遵循。

通过分析，可以确定四个SRAM时序 参数在大多数情况下都是必要的，足以满足处理器的时序要求。这些参数及其在不同速度等级下的值见表4． 在读取数据 操作期间，处理器期望从地址更改到有效数据可用的时间为71ns (t(AVDV1)= 3t(CLCL)-29)或更短。如果从这个参数中减去F373锁存器从D到Q的传播延迟(8ns) ，您将获得54ns的内存地址访问(t(AA))需求。同样，对于数据读取 操作，从活动-低RD信号变低到从存储器设备 接收到有效数据的时间必须为38ns (t(RLDV) = 2t(CLCL) - 22)或更短。由于处理器的active-low RD信号与内存的active-low OE 引脚绑定，因此内存必须具有小于38ns的输出使能访问时间(t(OE))。处理器 读取数据后，SRAM必须在25ns (t(RHDZ) = t(CLCL) - 5)内放弃总线。这表明 SRAM参数t(OHZ)小于25ns。对于写入，处理器将提供56ns (t(WLWH) = 2t (CLCL) - 5)的最小写入脉冲 ，这等于 SRAM所需的最小写入脉冲宽度(t(WP))。基于这四个计算参数和表4中所示的假定SRAM速度， 可以为许多不同的时钟频率确定适当的速度设备。建议的RAM速度的摘要 给出在表5它采用公平的F373锁存器。需要注意的是，关键定时参数 并不总是访问时间。由于处理器的高速和内存 参数关系的变化，必须检查所有四个参数以确定任何特定的时钟速度。

表4 SRAM参数

表5所示 推荐的RAM速度基于t(AVDV1)与'F锁存器

额外的注意事项

本应用笔记中使用的所有时序计算都基于DS87C520 数据表中的方程。这些规范假定在指定的信号上具有近似相等的容性负载。如果使用 图1的配置，就可以实现这个目标。但是，如果任何信号连接到额外的 负载，则应评估包括额外设备在内的容性损耗。如果存在 显著差异，则应在关键路径分析中使用额外的余量，并选择适当的 内存速度。对于较旧的或其他非常规的SRAM设备，通过 确认其他重要的定时参数(例如在写入活动之前进行数据设置)可能是明智的。然而，在调查的 设备上，满足上面讨论的四个参数将使设备具有使用资格。

方程总结

对于希望使用前面表格中未显示 的晶体频率来计算内存速度要求的用户，以下公式提供了所需信息的简明摘要。

EPROM方程

RAM方程

¹考虑了来自AMD和Amtel的EPROM器件。