摘要: DS21Qx5y和DS21Q55四端口单片机收发器JTAG边界扫描功能的硬件使用指南。该说明包含JTAG扫描链的完整分解,并解释了如何访问边界中的所有扫描单元
本应用说明描述了四端口单芯片收发器(sct)的JTAG硬件边界扫描功能。四端口设备的JTAG功能本质上与四个独立的DS21x5y设备菊花链连接在一起相同。DS21Q352、DS21Q354、DS21Q552、DS21Q554和DS21Q55没有单个BSDL文件,因为它们是多芯片模块,在同一封装中包含四个独立的芯片。内部JTAG引脚可以并行连接在一起,也可以根据需要采用菊花链连接。JTDI引脚连接第一个模具的JTDI输入端,JTDO4引脚连接第四个模具的JTDO输出端。JTRST、JTCLK和JTMS以并行方式连接在一起。要完成扫描链,需要在JTAG链中放置特定DS21x5y BSDL文件的四个副本。该说明包含JTAG扫描链的完整分解,并解释了如何访问设备中的所有边界扫描单元。
DS21Qx5y器件的JTAG功能本质上与四个独立的DS21x5y器件菊花链连接在一起相同。DS21Q352、DS21Q354、DS21Q552和DS21Q554没有单个BSDL文件,因为它们是多芯片模块,在同一封装中包含四个独立的芯片,其中一些引脚内部连接在一起。内部JTAG引脚可以并行连接在一起,也可以根据需要采用菊花链连接。JTDI引脚连接第一个模具的JTDI输入端,JTDO4引脚连接第四个模具的JTDO输出端。JTRST、JTCLK和JTMS简单地并行连接在一起。因此,需要在JTAG链中放置特定DS21x5y设备BSDL文件的四个副本,以便扫描DS21Qx5y的内部菊花链。
在大多数情况下,DS21Qx5y器件符号被创建为单个实体。实际上,DS21Qx5y的基础只是一个带有DS21x5y模具的印刷线板,其连接在DS21Qx5y数据表中详细说明。为了解决这个问题,可能需要做一些额外的工作来反映这个器件实际上是由四个独立的芯片组成的事实。如果在仿真程序中使用DS21Qx5y器件和相关的BSDL文件,则有两种可能的解决方案。解决此问题的最简单方法是在设计完成后更改网表以考虑内部连接。另一种方法是在设计中创建层次结构。这是相当简单的布局额外的一页或两示意图,以反映这些内部连接。但是,如果不需要模拟并且DS21Qx5y仅在物理板上运行,则可以简单地按原样使用BSDL文件。
为了减轻在BGA基板上映射单个引脚的需要,提供了下表1。该表包含端口位置(SCT编号)、BGA引脚、BSDL单元扫描位置、BSDL单元名称和其他有用信息。表已按端口位置(SCT编号)排序,然后是BSDL扫描位置。这应该允许方便地访问有关哪个BSDL扫描位置映射到哪个端口位置和BGA引脚号的必要信息。
各种DS21x5y设备的BSDL文件可以在web上找到:BSDL文件。
蛇口集装箱码头 港口 | BGA销 | BSDL扫描 位置 | BSDL扫描 名字 | I / O | 数据表 象征 | 数据表说明 |
1 | -- | 0 | RCL | 输出 | -- | 从内部到包装 |
1 | M1 | 1 | A8MCLK | 输出 | 8 mclk1 | 基于RCLK1的8192 MHz时钟 |
1 | 平方米 | 2 | RCHBLK | 输出 | RCHBLK1 | 接收通道块SCT1 |
1 | H1 | 3. | RSYSCLK | 输入 | RSYSCLK1 | 接收系统时钟SCT1 |
1 | H2 | 4 | RLOSLOTC | 输出 | rlo / LOTC1 | 接收LOS/LOTC SCT1 |
1 | G1 | 5 | RSYNC | BiDir | RSYNC1 | 接收同步SCT1 |
1 | -- | 6 | -- | 控制 | -- | 从内部到包装 |
1 | K4 | 7 | RFSYNC | 输出 | RFSYNC1 | 接收帧同步SCT1 |
1 | L1 | 8 | RMSYNC | 输出 | RMSYNC1 | 接收多帧同步SCT1 |
1 | J2 | 9 | rs | 输出 | RSER1 | 接收串行数据SCT1 |
1 | L2 | 10 | RSIG | 输出 | RSIG1 | 接收信令输出SCT1 |
1 | K1 | 11 | RSIGF | 输出 | RSIGF1 | 接收信令冻结SCT1 |
1 | j - 1 | 12 | RCHCLK | 输出 | RCHCLK1 | 接收通道时钟SCT1 |
1 | L4 | 13 | RPOSO | 输出 | RPOSO1 | 接收正数据输出SCT1 |
1 | L3 | 14 | RNEGO | 输出 | RNEGO1 | 接收负数据输出SCT1 |
1 | M3 | 15 | RCLKO | 输出 | RCLKO1 | 接收时钟输出SCT1 |
1 | M4 | 16 | RCLKI | 输入 | RCLKI1 | 接收时钟输入SCT1 |
1 | R3 | 17 | RNEGI | 输入 | RNEGI1 | 接收负数据输入SCT1 |
1 | R4 | 18 | RPOSI | 输入 | RPOSI1 | 接收正数据输入SCT1 |
1 | -- | 19 | RDATA | 输出 | -- | 从内部到包装 |
1 | N3 | 20. | RCLK | 输出 | RCLK1 | 接收时钟SCT1 |
1 | F1 | 21 | RLCLK | 输出 | RLCLK1 | 接收链路时钟SCT1 |
1 | G2 | 22 | RLINK | 输出 | RLINK1 | 接收链路数据SCT1 |
1 | K3 | 23 | WRRW | 输入 | Active-Low WR (R/Active-Low W) | 写输入(读/写) |
1 | -- | 24 | FMS | 输入 | -- | 从内部到包装 |
1 | P3 | 25 | CS | 输入 | CS1校验 | 芯片选择SCT1 |
1 | N2 | 26 | 抽样 | 输入 | Active-Low RD (Active-Low DS) | 读输入(数据频闪) |
1 | P4 | 27 | ALEASA7 | 输入 | A7 /啤酒 | 地址总线位7/ALE |
1 | 与 | 28 | A6 | 输入 | A6 | 地址总线第6位 |
1 | H4 | 29 | A5 | 输入 | A5 | 地址总线第5位 |
1 | V8 | 30. | A4 | 输入 | A4 | 地址总线位4 |
1 | T4 | 31 | A3 | 输入 | A3 | 地址总线位3 |
1 | V2 | 32 | A2 | 输入 | A2 | 地址总线位2 |
1 | L17 | 33 | A1 | 输入 | A1 | 地址总线位1 |
1 | U3 | 34 | A0 | 输入 | A0 | 地址总线位0 |
1 | 的愉快 | 35 | D7AD7 | BiDir | D7 / AD7 | 数据或地址/数据总线位 |
1 | V4 | 36 | D6AD6 | BiDir | D6 / AD6 | 数据或地址/数据总线位 |
1 | U5 | 37 | D5AD5 | BiDir | D5 / AD5 | 数据或地址/数据总线位 |
1 | U9 | 38 | D4AD4 | BiDir | D4 / AD4 | 数据或地址/数据总线位 |
1 | 得以 | 39 | D3AD3 | BiDir | D3 / AD3粉 | 数据或地址/数据总线位 |
1 | W15 | 40 | D2AD2 | BiDir | D2 / AD2 | 数据或地址/数据总线位2 |
1 | J19 | 41 | D1AD1 | BiDir | D1 / AD1 | 数据或地址/数据总线位1 |
1 | U11 | 42 | D0AD0 | BiDir | D0 / AD0 | 数据或地址/数据总线位0 |
1 | -- | 43 | -- | 控制 | -- | 从内部到包装 |
1 | U10 | 44 | MUX | 输入 | MUX | 多路总线选择 |
1 | V9 | 45 | 有限公司 | 输出 | CO1 | 进位输出IBO SCT1 |
1 | V10 | 46 | TCHCLK | 输出 | TCHCLK1 | 发送信道时钟SCT1 |
1 | W12 | 47 | TSSYNC | 输入 | TSSYNC1 | 发送系统同步SCT1 |
1 | W11 | 48 | TSYSCLK | 输入 | TSYSCLK1 | 发送系统时钟SCT1 |
1 | -- | 49 | TDATA | 输入 | -- | 从内部到包装 |
1 | -- | 50 | 都是 | 输出 | -- | 从内部到包装 |
1 | W10 | 51 | TSIG | 输入 | TSIG1 | 发送信令输入SCT1 |
1 | W9 | 52 | TSER | 输入 | TSER1 | 传输串行数据SCT1 |
1 | 今年上半年 | 53 | TCLK | 输入 | TCLK1 | 发送时钟SCT1 |
1 | V7 | 54 | TPOSO | 输出 | TPOSO1 | 发送正数据输出SCT1 |
1 | T3 | 55 | TNEGO | 输出 | TNEGO1 | 发送负数据输出SCT1 |
1 | 支W7 | 56 | TCLKO | 输出 | TCLKO1 | 发送时钟输出SCT1 |
1 | V6 | 57 | TCLKI | 输入 | TCLKI1 | 发送时钟输入SCT1 |
1 | R1 | 58 | TNEGI | 输入 | TNEGI1 | 发送负数据输入SCT1 |
1 | W3 | 59 | TPOSI | 输入 | TPOSI1 | 发送正数据输入SCT1 |
1 | V1 | 60 | TSYNC | BiDir | TSYNC1 | 传输同步SCT1 |
1 | -- | 61 | -- | 控制 | -- | 从内部到包装 |
1 | 将 | 62 | CI | 输入 | CI1 | 进位输入IBO SCT1 |
1 | W5 | 63 | TLINK | 输入 | TLINK1 | 为SCT1发送链路数据 |
1 | V3 | 64 | TLCLK | 输出 | TLCLK1 | SCT1的发送链路时钟 |
1 | W1 | 65 | TCHBLK | 输出 | TCHBLK1 | 发送信道块SCT1 |
1 | U1 | 66 | INT | 输出 | INT校验 | 中断 |
1 | -- | 67 | -- | 内部 | -- | 从内部到包装 |
1 | -- | 68 | -- | 内部 | -- | 从内部到包装 |
1 | U16 | 69 | 测试 | 输入 | 测试 | 测试 |
1 | -- | 70 | A8XCLK | 输出 | -- | 从内部到包装 |
1 | K2 | 71 | LIUC | 输入 | LIUC | 线路接口连接 |
1 | P2 | 72 | BTS | 输入 | BTS | 总线类型选择 |
2 | -- | 0 | RCL | 输出 | -- | 从内部到包装 |
2 | H17 | 1 | A8MCLK | 输出 | 8 mclk2 | 基于RCLK2的8192MHz时钟 |
2 | 类型 | 2 | RCHBLK | 输出 | RCHBLK2 | 接收通道块SCT2 |
2 | F17 | 3. | RSYSCLK | 输入 | RSYSCLK2 | 接收系统时钟SCT2 |
2 | E17 | 4 | RLOSLOTC | 输出 | rlo / LOTC2 | 接收LOS/LOTC SCT2 |
2 | D12 | 5 | RSYNC | BiDir | RSYNC2 | 接收同步SCT2 |
2 | -- | 6 | -- | 控制 | -- | 从内部到包装 |
2 | D17 | 7 | RFSYNC | 输出 | RFSYNC2 | 接收帧同步SCT2 |
2 | D16 | 8 | RMSYNC | 输出 | RMSYNC2 | 接收多帧同步SCT2 |
2 | D15 | 9 | rs | 输出 | RSER2 | 接收串行数据SCT2 |
2 | B16转椅 | 10 | RSIG | 输出 | RSIG2 | 接收信令输出SCT2 |
2 | C15 | 11 | RSIGF | 输出 | RSIGF2 | 接收信令冻结SCT2 |
2 | D14 | 12 | RCHCLK | 输出 | RCHCLK2 | 接收通道时钟SCT2 |
2 | 系 | 13 | RPOSO | 输出 | RPOSO2 | 接收正数据输出SCT2 |
2 | 去往B15 | 14 | RNEGO | 输出 | RNEGO2 | 接收负数据输出SCT2 |
2 | 碳 | 15 | RCLKO | 输出 | RCLKO2 | 接收时钟输出SCT2 |
2 | A15 | 16 | RCLKI | 输入 | RCLKI2 | 接收时钟输入SCT2 |
2 | D13 | 17 | RNEGI | 输入 | RNEGI2 | 接收负数据输入SCT2 |
2 | B14 | 18 | RPOSI | 输入 | RPOSI2 | 接收正数据输入SCT2 |
2 | -- | 19 | RDATA | 输出 | -- | 从内部到包装 |
2 | 十三区最 | 20. | RCLK | 输出 | RCLK2 | 接收时钟SCT2 |
2 | A12 | 21 | RLCLK | 输出 | RLCLK2 | 接收链路时钟SCT2 |
2 | 首次购物 | 22 | RLINK | 输出 | RLINK2 | 接收链路数据SCT2 |
2 | K3 | 23 | WRRW | 输入 | Active-Low WR (R/Active-Low W) | 写输入(读/写) |
2 | -- | 24 | FMS | 输入 | -- | 从内部到包装 |
2 | 阿 | 25 | CS | 输入 | CS2校验 | 芯片选择SCT2 |
2 | N2 | 26 | 抽样 | 输入 | Active-Low RD (Active-Low DS) | 读输入(数据频闪) |
2 | P4 | 27 | ALEASA7 | 输入 | A7 /啤酒 | 地址总线位7/ALE |
2 | 与 | 28 | A6 | 输入 | A6 | 地址总线第6位 |
2 | H4 | 29 | A5 | 输入 | A5 | 地址总线第5位 |
2 | V8 | 30. | A4 | 输入 | A4 | 地址总线位4 |
2 | T4 | 31 | A3 | 输入 | A3 | 地址总线位3 |
2 | V2 | 32 | A2 | 输入 | A2 | 地址总线位2 |
2 | L17 | 33 | A1 | 输入 | A1 | 地址总线位1 |
2 | U3 | 34 | A0 | 输入 | A0 | 地址总线位0 |
2 | 的愉快 | 35 | D7AD7 | BiDir | D7 / AD7 | 数据或地址/数据总线位 |
2 | V4 | 36 | D6AD6 | BiDir | D6 / AD6 | 数据或地址/数据总线位 |
2 | U5 | 37 | D5AD5 | BiDir | D5 / AD5 | 数据或地址/数据总线位 |
2 | U9 | 38 | D4AD4 | BiDir | D4 / AD4 | 数据或地址/数据总线位 |
2 | 得以 | 39 | D3AD3 | BiDir | D3 / AD3粉 | 数据或地址/数据总线位 |
2 | W15 | 40 | D2AD2 | BiDir | D2 / AD2 | 数据或地址/数据总线位2 |
2 | J19 | 41 | D1AD1 | BiDir | D1 / AD1 | 数据或地址/数据总线位1 |
2 | U11 | 42 | D0AD0 | BiDir | D0 / AD0 | 数据或地址/数据总线位0 |
2 | -- | 43 | -- | 控制 | -- | 从内部到包装 |
2 | U10 | 44 | MUX | 输入 | MUX | 多路总线选择 |
2 | B17 | 45 | 有限公司 | 输出 | 二氧化碳 | 进位输出IBO SCT2 |
2 | 那么 | 46 | TCHCLK | 输出 | TCHCLK2 | 发送信道时钟SCT2 |
2 | 的energisk B18 | 47 | TSSYNC | 输入 | TSSYNC2 | 发送系统同步SCT2 |
2 | A19 | 48 | TSYSCLK | 输入 | TSYSCLK2 | 发送系统时钟SCT2 |
2 | -- | 49 | TDATA | 输入 | -- | 从内部到包装 |
2 | -- | 50 | 都是 | 输出 | -- | 从内部到包装 |
2 | C18 | 51 | TSIG | 输入 | TSIG2 | 发送信令输入SCT2 |
2 | C17 | 52 | TSER | 输入 | TSER2 | 传输串行数据SCT2 |
2 | B19 | 53 | TCLK | 输入 | TCLK2 | 发送时钟SCT2 |
2 | C19 | 54 | TPOSO | 输出 | TPOSO2 | 传输正数据输出SCT2 |
2 | B20 | 55 | TNEGO | 输出 | TNEGO2 | 发送负数据输出SCT2 |
2 | E18 | 56 | TCLKO | 输出 | TCLKO2 | 发送时钟输出SCT2 |
2 | D19 | 57 | TCLKI | 输入 | TCLKI2 | 发送时钟输入SCT2 |
2 | F19 | 58 | TNEGI | 输入 | TNEGI2 | 发送负数据输入SCT2 |
2 | 甜 | 59 | TPOSI | 输入 | TPOSI2 | 发送正数据输入SCT2 |
2 | D20开头 | 60 | TSYNC | BiDir | TSYNC2 | 传输同步SCT2 |
2 | -- | 61 | -- | 控制 | -- | 从内部到包装 |
2 | F18 | 62 | CI | 输入 | CI2 | 为IBO SCT2进位输入 |
2 | E19 | 63 | TLINK | 输入 | TLINK2 | 为SCT2传输链路数据 |
2 | E20 | 64 | TLCLK | 输出 | TLCLK2 | SCT2的发送链路时钟 |
2 | F20 | 65 | TCHBLK | 输出 | TCHBLK2 | 发送通道块SCT2 |
2 | U1 | 66 | INT | 输出 | INT校验 | 中断 |
2 | -- | 67 | -- | 内部 | -- | 从内部到包装 |
2 | -- | 68 | -- | 内部 | -- | 从内部到包装 |
2 | U16 | 69 | 测试 | 输入 | 测试 | 测试 |
2 | -- | 70 | A8XCLK | 输出 | -- | 从内部到包装 |
2 | K2 | 71 | LIUC | 输入 | LIUC | 线路接口连接 |
2 | P2 | 72 | BTS | 输入 | BTS | 总线类型选择 |
3. | -- | 0 | RCL | 输出 | -- | 从内部到包装 |
3. | F4 | 1 | A8MCLK | 输出 | 8 mclk3 | 基于RCLK3的8192mhz时钟 |
3. | G4 | 2 | RCHBLK | 输出 | RCHBLK3 | 接收通道块SCT3 |
3. | G3 | 3. | RSYSCLK | 输入 | RSYSCLK3 | 接收系统时钟SCT3 |
3. | E1 | 4 | RLOSLOTC | 输出 | rlo / LOTC3 | 接收LOS/LOTC SCT3 |
3. | D1 | 5 | RSYNC | BiDir | RSYNC3 | 接收同步SCT3 |
3. | -- | 6 | -- | 控制 | -- | 从内部到包装 |
3. | A2 | 7 | RFSYNC | 输出 | RFSYNC3 | 接收帧同步SCT3 |
3. | F2 | 8 | RMSYNC | 输出 | RMSYNC3 | 接收多帧同步SCT3 |
3. | E2 | 9 | rs | 输出 | RSER3 | 接收串行数据SCT3 |
3. | C1 | 10 | RSIG | 输出 | RSIG3 | 接收信令输出SCT3 |
3. | D2 | 11 | RSIGF | 输出 | RSIGF3 | 接收信令冻结SCT3 |
3. | F3 | 12 | RCHCLK | 输出 | RCHCLK3 | 接收通道时钟SCT3 |
3. | B1 | 13 | RPOSO | 输出 | RPOSO3 | 接收正数据输出SCT3 |
3. | C2 | 14 | RNEGO | 输出 | RNEGO3 | 接收负数据输出SCT3 |
3. | B4 | 15 | RCLKO | 输出 | RCLKO3 | 接收时钟输出SCT3 |
3. | A4 | 16 | RCLKI | 输入 | RCLKI3 | 接收时钟输入SCT3 |
3. | A1 | 17 | RNEGI | 输入 | RNEGI3 | 接收负数据输入SCT3 |
3. | B2 | 18 | RPOSI | 输入 | RPOSI3 | 接收正向数据输入SCT3 |
3. | -- | 19 | RDATA | 输出 | -- | 从内部到包装 |
3. | E3 | 20. | RCLK | 输出 | RCLK3 | 接收时钟SCT3 |
3. | D3 | 21 | RLCLK | 输出 | RLCLK3 | 接收链路时钟SCT3 |
3. | A3 | 22 | RLINK | 输出 | RLINK3 | 接收链路数据SCT3 |
3. | K3 | 23 | WRRW | 输入 | Active-Low WR (R/Active-Low W) | 写输入(读/写) |
3. | -- | 24 | FMS | 输入 | -- | 从内部到包装 |
3. | B5 | 25 | CS | 输入 | CS3校验 | 芯片选择SCT3 |
3. | N2 | 26 | 抽样 | 输入 | Active-Low RD (Active-Low DS) | 读输入(数据频闪) |
3. | P4 | 27 | ALEASA7 | 输入 | A7 /啤酒 | 地址总线位7/ALE |
3. | 与 | 28 | A6 | 输入 | A6 | 地址总线第6位 |
3. | H4 | 29 | A5 | 输入 | A5 | 地址总线第5位 |
3. | V8 | 30. | A4 | 输入 | A4 | 地址总线位4 |
3. | T4 | 31 | A3 | 输入 | A3 | 地址总线位3 |
3. | V2 | 32 | A2 | 输入 | A2 | 地址总线位2 |
3. | L17 | 33 | A1 | 输入 | A1 | 地址总线位1 |
3. | U3 | 34 | A0 | 输入 | A0 | 地址总线位0 |
3. | 的愉快 | 35 | D7AD7 | BiDir | D7 / AD7 | 数据或地址/数据总线位 |
3. | V4 | 36 | D6AD6 | BiDir | D6 / AD6 | 数据或地址/数据总线位 |
3. | U5 | 37 | D5AD5 | BiDir | D5 / AD5 | 数据或地址/数据总线位 |
3. | U9 | 38 | D4AD4 | BiDir | D4 / AD4 | 数据或地址/数据总线位 |
3. | 得以 | 39 | D3AD3 | BiDir | D3 / AD3粉 | 数据或地址/数据总线位 |
3. | W15 | 40 | D2AD2 | BiDir | D2 / AD2 | 数据或地址/数据总线位2 |
3. | J19 | 41 | D1AD1 | BiDir | D1 / AD1 | 数据或地址/数据总线位1 |
3. | U11 | 42 | D0AD0 | BiDir | D0 / AD0 | 数据或地址/数据总线位0 |
3. | -- | 43 | -- | 控制 | -- | 从内部到包装 |
3. | U10 | 44 | MUX | 输入 | MUX | 多路总线选择 |
3. | A6 | 45 | 有限公司 | 输出 | 二氧化碳 | 进位输出IBO SCT3 |
3. | B8 | 46 | TCHCLK | 输出 | TCHCLK3 | 发送信道时钟SCT3 |
3. | D10 | 47 | TSSYNC | 输入 | TSSYNC3 | 发送系统同步SCT3 |
3. | A11 | 48 | TSYSCLK | 输入 | TSYSCLK3 | 发送系统时钟SCT3 |
3. | -- | 49 | TDATA | 输入 | -- | 从内部到包装 |
3. | -- | 50 | 都是 | 输出 | -- | 从内部到包装 |
3. | A10 | 51 | TSIG | 输入 | TSIG3 | 发送信令输入SCT3 |
3. | 10大 | 52 | TSER | 输入 | TSER3 | 传输串行数据SCT3 |
3. | B10 | 53 | TCLK | 输入 | TCLK3 | 发送时钟SCT3 |
3. | 制备过程 | 54 | TPOSO | 输出 | TPOSO3 | 传输正数据输出SCT3 |
3. | D9 | 55 | TNEGO | 输出 | TNEGO3 | 发送负数据输出SCT3 |
3. | A7 | 56 | TCLKO | 输出 | TCLKO3 | 发送时钟输出SCT3 |
3. | C8 | 57 | TCLKI | 输入 | TCLKI3 | 发送时钟输入SCT3 |
3. | D8 | 58 | TNEGI | 输入 | TNEGI3 | 发送负数据输入SCT3 |
3. | A8 | 59 | TPOSI | 输入 | TPOSI3 | 发送正数据输入SCT3 |
3. | C7 | 60 | TSYNC | BiDir | TSYNC3 | 传输同步SCT3 |
3. | -- | 61 | -- | 控制 | -- | 从内部到包装 |
3. | D7 | 62 | CI | 输入 | CI3 | 进位输入IBO SCT3 |
3. | C6 | 63 | TLINK | 输入 | TLINK3 | 为SCT3发送链路数据 |
3. | D6 | 64 | TLCLK | 输出 | TLCLK3 | SCT3的发送链路时钟 |
3. | C11 | 65 | TCHBLK | 输出 | TCHBLK3 | 发送通道块SCT3 |
3. | U1 | 66 | INT | 输出 | INT校验 | 中断所有四个sct |
3. | -- | 67 | -- | 内部 | -- | 从内部到包装 |
3. | -- | 68 | -- | 内部 | -- | 从内部到包装 |
3. | U16 | 69 | 测试 | 输入 | 测试 | 测试 |
3. | -- | 70 | A8XCLK | 输出 | -- | 从内部到包装 |
3. | K2 | 71 | LIUC | 输入 | LIUC | 线路接口连接 |
3. | P2 | 72 | BTS | 输入 | BTS | 总线类型选择 |
4 | -- | 0 | RCL | 输出 | -- | 从内部到包装 |
4 | V13 | 1 | A8MCLK | 输出 | 8 mclk4 | 基于RCLK4的8192MHz时钟 |
4 | 日元 | 2 | RCHBLK | 输出 | RCHBLK4 | 接收通道块SCT4 |
4 | W14 | 3. | RSYSCLK | 输入 | RSYSCLK4 | 接收系统时钟SCT4 |
4 | V11 | 4 | RLOSLOTC | 输出 | rlo / LOTC4 | 接收LOS/LOTC SCT4 |
4 | V12 | 5 | RSYNC | BiDir | RSYNC4 | 接收同步SCT4 |
4 | -- | 6 | -- | 控制 | -- | 从内部到包装 |
4 | 第十四节 | 7 | RFSYNC | 输出 | RFSYNC4 | 接收帧同步SCT4 |
4 | W16 | 8 | RMSYNC | 输出 | RMSYNC4 | 接收多帧同步SCT4 |
4 | W17 | 9 | rs | 输出 | RSER4 | 接收串行数据SCT4 |
4 | Y18 | 10 | RSIG | 输出 | RSIG4 | 接收信令输出SCT4 |
4 | V16 | 11 | RSIGF | 输出 | RSIGF4 | 接收信令冻结SCT4 |
4 | U14 | 12 | RCHCLK | 输出 | RCHCLK4 | 接收通道时钟SCT4 |
4 | U15 | 13 | RPOSO | 输出 | RPOSO4 | 接收正数据输出SCT4 |
4 | 参加U17 | 14 | RNEGO | 输出 | RNEGO4 | 接收负数据输出SCT4 |
4 | T17 | 15 | RCLKO | 输出 | RCLKO4 | 接收时钟输出SCT4 |
4 | R17 | 16 | RCLKI | 输入 | RCLKI4 | 接收时钟输入SCT4 |
4 | P17 | 17 | RNEGI | 输入 | RNEGI4 | 接收负数据输入SCT4 |
4 | V15 | 18 | RPOSI | 输入 | RPOSI4 | 接收正向数据输入SCT4 |
4 | -- | 19 | RDATA | 输出 | -- | 从内部到包装 |
4 | M18 | 20. | RCLK | 输出 | RCLK4 | 接收时钟SCT4 |
4 | K18 | 21 | RLCLK | 输出 | RLCLK4 | 接收链路时钟SCT4 |
4 | U12 | 22 | RLINK | 输出 | RLINK4 | 接收链路数据SCT4 |
4 | K3 | 23 | WRRW | 输入 | Active-Low WR (R/Active-Low W) | 写输入(读/写) |
4 | -- | 24 | FMS | 输入 | -- | 从内部到包装 |
4 | K17 | 25 | CS | 输入 | CS4校验 | 芯片选择SCT4 |
4 | N2 | 26 | 抽样 | 输入 | Active-Low RD (Active-Low DS) | 读输入(数据频闪) |
4 | P4 | 27 | ALEASA7 | 输入 | A7 /啤酒 | 地址总线位7/ALE |
4 | 与 | 28 | A6 | 输入 | A6 | 地址总线第6位 |
4 | H4 | 29 | A5 | 输入 | A5 | 地址总线第5位 |
4 | V8 | 30. | A4 | 输入 | A4 | 地址总线位4 |
4 | T4 | 31 | A3 | 输入 | A3 | 地址总线位3 |
4 | V2 | 32 | A2 | 输入 | A2 | 地址总线位2 |
4 | L17 | 33 | A1 | 输入 | A1 | 地址总线位1 |
4 | U3 | 34 | A0 | 输入 | A0 | 地址总线位0 |
4 | 的愉快 | 35 | D7AD7 | BiDir | D7 / AD7 | 数据或地址/数据总线位 |
4 | V4 | 36 | D6AD6 | BiDir | D6 / AD6 | 数据或地址/数据总线位 |
4 | U5 | 37 | D5AD5 | BiDir | D5 / AD5 | 数据或地址/数据总线位 |
4 | U9 | 38 | D4AD4 | BiDir | D4 / AD4 | 数据或地址/数据总线位 |
4 | 得以 | 39 | D3AD3 | BiDir | D3 / AD3粉 | 数据或地址/数据总线位 |
4 | W15 | 40 | D2AD2 | BiDir | D2 / AD2 | 数据或地址/数据总线位2 |
4 | J19 | 41 | D1AD1 | BiDir | D1 / AD1 | 数据或地址/数据总线位1 |
4 | U11 | 42 | D0AD0 | BiDir | D0 / AD0 | 数据或地址/数据总线位0 |
4 | -- | 43 | -- | 控制 | -- | 从内部到包装 |
4 | U10 | 44 | MUX | 输入 | MUX | 多路总线选择 |
4 | J20 | 45 | 有限公司 | 输出 | CO4 | 进位输出IBO SCT4 |
4 | 就是 | 46 | TCHCLK | 输出 | TCHCLK4 | 发送信道时钟SCT4 |
4 | K19 | 47 | TSSYNC | 输入 | TSSYNC4 | 发送系统同步SCT4 |
4 | N18 | 48 | TSYSCLK | 输入 | TSYSCLK4 | 发送系统时钟SCT4 |
4 | -- | 49 | TDATA | 输入 | -- | 从内部到包装 |
4 | -- | 50 | 都是 | 输出 | -- | 从内部到包装 |
4 | 由于 | 51 | TSIG | 输入 | TSIG4 | 传输信令输入SCT4 |
4 | 甘蓝型 | 52 | TSER | 输入 | TSER4 | 传输串行数据SCT4 |
4 | M19 | 53 | TCLK | 输入 | TCLK4 | 发送时钟SCT4 |
4 | N19 | 54 | TPOSO | 输出 | TPOSO4 | 传输正数据输出SCT4 |
4 | N20 | 55 | TNEGO | 输出 | TNEGO4 | 发送负数据输出SCT4 |
4 | P19 | 56 | TCLKO | 输出 | TCLKO4 | 发送时钟输出SCT4 |
4 | P20 | 57 | TCLKI | 输入 | TCLKI4 | 发送时钟输入SCT4 |
4 | R20 | 58 | TNEGI | 输入 | TNEGI4 | 发送负数据输入SCT4 |
4 | R19 | 59 | TPOSI | 输入 | TPOSI4 | 传输正数据输入SCT4 |
4 | R18 | 60 | TSYNC | BiDir | TSYNC4 | 传输同步SCT4 |
4 | -- | 61 | -- | 控制 | -- | 从内部到包装 |
4 | T20 | 62 | CI | 输入 | CI4 | 进位输入IBO SCT4 |
4 | T19 | 63 | TLINK | 输入 | TLINK4 | 为SCT4传输链路数据 |
4 | T18 | 64 | TLCLK | 输出 | TLCLK4 | SCT4的发送链路时钟 |
4 | U20 | 65 | TCHBLK | 输出 | TCHBLK4 | 发送通道块SCT4 |
4 | U1 | 66 | INT | 输出 | INT校验 | 中断 |
4 | -- | 67 | -- | 内部 | -- | 从内部到包装 |
4 | -- | 68 | -- | 内部 | -- | 从内部到包装 |
4 | U16 | 69 | 测试 | 输入 | 测试 | 测试 |
4 | -- | 70 | A8XCLK | 输出 | -- | 从内部到包装 |
4 | K2 | 71 | LIUC | 输入 | LIUC | 线路接口连接 |
4 | P2 | 72 | BTS | 输入 | BTS | 总线类型选择 |
下一篇:智能电缆有助于质量控制和认证
社群二维码
关注“华强商城“微信公众号
Copyright 2010-2023 hqbuy.com,Inc.All right reserved. 服务热线:400-830-6691 粤ICP备05106676号 经营许可证:粤B2-20210308