该公司的NVSRAM模块由Devices非易失性控制器、低功耗CMOS静态RAM存储组件和锂电池组成。在正常操作条件下，读或写操作在功能上与独立SRAM相同。使用并行I/O结构，用户可以轻松地将数据存储到由地址总线宽度定义的任何内存位置，或从该位置获取数据。随后的内存周期可以在此位置或任何其他位置以所需的任何顺序发生，没有占空比或写周期计数限制。

如果系统功率高于指定的写保护电压(V(TP))，则三个控制输入引脚(active-low CE、active-low WE和active-low OE)定义要执行的内存操作，如表1所示。写命令优先于读命令。每种状态的最大电流消耗(I(CC))在产品数据手册中的直流电气特性表中指定。

鲁棒函数操作建议规则

三个基本规则必须始终适用于任何有效的内存操作:

1. 在整个活动内存周期内，V(CC)必须大于指定的写保护电压(V(TP))。

2. 地址总线在整个活动存储器周期中必须是稳定的。

3. 活动内存周期的周期时间(t(RC)或t(WC))应满足或超过数据表中列出的最小指定时间。

理解时序图

重要的是要记住，数据表时序图通常在描述中只显示一条数据线或地址线。实际上，您至少要提供8条数据线和十几条地址线，这些地址线在系统板上可能具有不同的信号路径长度，并且每个信号可能具有不同的长特性。对于纯静态存储器，到达设备输入引脚的最后一个地址和/或数据信号是唯一真正重要的。在这个内存操作结束时，第一个要改变的地址和/或数据信号是唯一真正有意义的。因此，为了避免经典的计时竞赛，请在计时定义中采取一些简单的预防措施。

在定义系统内存定时时，同样重要的是要记住，SRAM的作用类似于“带深度锁存器”。在启用控制时钟信号之前，必须提供输入(地址和数据)。这被定义为“设置时间”。您还必须维护该输入条件(地址和数据)，直到“锁存”操作完成。这被定义为“保持时间”。保持时间可以根据选择哪个时钟输入作为控制信号而变化。

写周期

如表1所示，a有效的写当((active-low CE = 0) AND (active-low WE = 0))存在。

要使写操作成功，必须满足以下条件:

1. 所选地址必须使能至少一段时间(“写周期”)。

2. 写功能必须开启最小时间(写脉冲宽度)。

3. I/O引脚(DQ0到DQ7(1))必须在(数据设置)之前被驱动到有效状态，并在(数据保持)结束点之后保持稳定一段时间。

   写周期从何时开始有效的写成为真实的。它是在地址引脚上显示的地址执行的。起始点定义为活动-低CE(2)或活动-低WE(3)后发生的下降沿。

   写周期结束于有效的写变成了假的。终点被定义为较早发生的低活动CE(2)或低活动WE(3)的上升沿。

记住条件#2，在a期间不允许更改地址有效的写． 地址定时必须满足相对于起始点(active-low CE或active-low WE的后下降沿)的地址设置时间要求。所有的地址线必须保持稳定的最低限度，直到结束点。

对于NVSRAM，内部传播延迟只通过active-low CE路径。如果使用active-low WE来定义起点和/或终点，请遵循数据表中Write Cycle 1插图中的最小定时要求。如果使用active-low CE来定义起点和/或终点，请遵循Write Cycle 2插图中数据表中的最小定时要求。

还要记住，数字信号不会像定时图中有时描述的那样，瞬间从逻辑0跳到逻辑1。在系统设计阶段，输入信号转换时间很难预测，因为负载特性严重依赖于pc板组件的放置、路由和材料。为了在最终应用中提高操作噪声抗扰性，建议系统设置和保持时间延迟超过数据表的最小值。

读周期

如表1所示，a有效的阅读当((active-low CE = 0) AND (active-low WE = 1))存在，但除非active-low OE = 0，否则不会出现data out。

要使读操作成功，必须满足以下条件:

1. 所选地址必须使能至少一段时间(读周期)。

2. 必须关闭写功能。

3. I/O引脚(DQ0到DQ7(1))必须在预期的读访问时间(active-low CE到Output Valid)或之后进行最小时间门控(active-low OE到Output Valid)。

   读取周期从何时开始有效的阅读成为真实的。它是在地址引脚上显示的地址执行的。如果主动低OE也低(4)，则I/O引脚变为低阻抗。

   一个读周期结束于有效的阅读变成了假的。如果主动低OE也低，则I/O引脚成为高阻抗(4)。

在一次有效的阅读，在预期的读访问时间(active-low CE到Output Valid)之后发生的任何地址更改都会终止这个内存周期(条件#2)。当地址线再次稳定时，呈现的新地址将触发“新”读取周期的开始。来自第一个地址的数据在地址改变后的一段时间内在I/O引脚处保持有效(输出保持)。来自“新”地址的数据将通过地址激活访问时间(访问时间)在I/O引脚上呈现，从最后一个地址输入稳定的点开始。

在一次有效的阅读，在预期的读访问时间(active-low CE到Output Valid)之前发生的任何地址更改都会提前终止这个内存周期。当地址线再次稳定时，呈现的新地址将触发一个“新的”读取周期。来自第一个地址的数据不能保证在I/O引脚上呈现。来自“新”地址的数据将通过地址激活访问时间(访问时间)呈现在I/O引脚上，从最后一个地址输入变得稳定的点开始。

I/O管脚只有在 时才驱动数据。有效的阅读)和(active-low OE = 0))。这可能对功耗很重要，因为减小器件占空比和延迟输出门控可以降低组件的电流消耗。

如果您对本申请说明有任何疑问/意见/建议，请发送给技术支持。

注:

1. 对于DS1258，这适用于DQ0到DQ15。对于DS2227，这适用于DQ0到DQ31。

2. 对于DS1258，这适用于低激活CEL或低激活CEU。对于DS2227，这适用于1-低激活CE到4-低激活CE。

3. 对于DS2227，这适用于1-低激活WE到4-低激活WE。

4. 对于DS2227，这适用于1- active-low OE到4- active-low OE。