在基于晶体的实时时钟(RTC)系统中，晶体的实际电容负载与规定电容负载不匹配会产生频率误差，从而导致时钟精度下降。虽然晶体和RTC ic已经被很好地定义和设计，但不确定性存在于印刷电路板(PCB)设计中。用户经常在如何实现PCB设计以获得指定的时钟精度方面遇到困境。经验法则是尽可能密切地遵循其评估套件(EV套件)的PCB设计，因为RTC IC已经根据其EV套件进行了修剪和表征。然而，在实际的系统设计中，完全复制EV套件PCB是不可行的。因此，需要在时钟精度、PCB堆叠和PCB布局之间进行权衡。

晶体振荡器基础

使用晶体振荡器提供32.768kHz的基频是RTC IC设计中常用的方法。晶体振荡器的基本框图如图1所示，其中晶体电容负载C(L1)和C(L2)通常在带有外部晶体的RTC ic内部实现。

从两个端子看晶体负载电容为:

C(l) = (C(l1) × C(l2))/(C(l1) + C(l2)) + C(杂散)

其中C(STRAY)是来自PCB走线和晶体和RTC IC的安装垫的额外电容。

通常将晶体指定在它期望看到的某个电容负载上，例如6.0pF或12.5pF，以便它将在指定的频率上工作。如果负载与规格不一致，则会出现频率误差，导致时钟精度误差。

图2给出了晶体的等效电路及其期望看到的负载。

有了外部负载电容(CL)，晶体振荡器以基于下面公式的频率振荡。

在那里,

F(L) =振荡频率与电容C(L)
C(T) =从带C(L)的两个晶体端面看总有效电容
C(t) = C(1) × (C(l) + C(0))/(C(l) + C(0) + C(1))
F(S) =晶体的串联共振频率

上述方程定义了振荡频率与电容负载之间的关系。进一步的近似推导可以得到电容负载C(L)随频率的变化，单位为ppm/pF。

方程1。晶体振荡器频率随负载电容变化ppm / pF。

式1中的公式仅在指定的C(L)区域附近有效。当C(L)越来越大时，对时钟频率的影响越来越小，但在本文中是一个合适的估计。

PCB布局时钟错误

在某些应用中，如压控振荡器，需要改变晶体振荡器的振荡频率。然而，在RTC系统中，这会导致时钟不准确。器件RTC产品通常在RTC IC生产中具有片上负载电容器C(L1)和C(L2)，这两个负载电容器被修剪以产生基于EV套件PCB布局的最佳时钟精度。换句话说，EV套件中的杂散电容是作为C(L1)和C(L2)的一部分包含的。如果PCB布局与EV套件偏移，则RTC无法达到指定的时钟精度。我们可以模拟和计算时钟误差，关于C(L)的变化，与走线长度和PCB介电厚度之间的晶体垫和地。

rtc中使用的典型晶体参数如下:

C(0) = 1.3pF
C(1) = 0.007pF
C(L) = 6.0pF

将上述晶体参数代入方程1，时钟误差大致等于C(L)中每pF变化65ppm。

在Devices RTC EV套件中，典型的PCB堆叠为每两层PCB 0.062英寸，采用FR4介电材料。IC引脚与晶体之间的走线约为0.1英寸，晶体安装垫约为0.025 x 0.045英寸。

仿真结果表明，该走线的杂散电容约为1.04 /英寸。

模拟的EV套件中增加C(L)的杂散电容为0.2pF。该电容已经包含在C(L1)和C(L2)的IC生产装饰中，以产生指定的时钟精度。

在实际应用中，由于系统复杂性的增加，使用双层PCB并不总是可行的。有时，容纳RTC IC和晶体的顶层与第二层只有4ml的分离。在这种情况下，杂散电容发生变化并导致时钟精度的差异。

杂散电容随接地层高度的变化如图表1和图3所示。

总结

RTC时钟精度受到PCB走线和电路板堆叠的显著影响。在对时钟精度要求较高的应用中，用户应密切注意PCB的设计。当PCB堆叠为多层类型时，考虑到时钟精度，建议晶体层与接地面之间的介电基板厚度尽可能厚。如果由于线路阻抗或电路板总厚度限制，PCB堆叠必须使用薄介电层，如4或5ml，则应切断晶片和走线下方的接地以减少寄生电容。这可能会降低噪声，这通常建议放置地面尽可能接近晶体，并没有任何信号跟踪交叉下面。系统设计师可以权衡和平衡所有这些因素。上面讨论的时钟误差曲线提供了时钟误差与RTC PCB设计的基本准则。