与大多数数字和许多过程的亚微米几何形状相关的利力浦特尺寸导致更快的电路操作。随着集成电路的加速，大多数脉冲和函数发生器的上升/下降时间(典型的5ns)变得不足以测量低于20ns的时间间隔。您可以克服这一限制或先进的CMOS逻辑门，它可以创建更快的数字边缘。它们的上升/下降时间足够快，但信号电平只包括地电平和V(CC)。

高速数字电路中使用的亚微米工艺也已应用于开关，因此这些开关的开/关时间也产生非常快的上升/下降时间。此外，单极双掷(SPDT)开关可以产生高电平和低电平可编程的脉冲。

该开关阻碍其作为脉冲发生器使用的一个特性是其固有的内置延迟(合前断开时间)，该延迟保证SPDT开关在转换期间不会使两个被开关端子一起短路。不幸的是，这种延迟和开关的有限接通时间也延长了上升和下降时间。您可以通过在电路中添加动态上拉和下拉来避免这种影响(图1)。足够低的上拉/下拉阻抗可以大大提高相应的上升和下降时间。

图1所示、该脉冲发生器输出端的开关提供的动态上拉和下拉确保了快速的上升/下降时间

输入时钟信号(Φ1)控制SPDT开关(U1)配置为上拉/下拉驱动程序。Φ1也通过高速CMOS逆变器(U3)发送，以创建延迟时钟信号(Φ2)。延迟时钟驱动SPDT开关(U2)，该开关配置为输出驱动程序。

考虑稳态条件，其中Φ1为低，Φ2为高。U1的COM引脚和U2的COM引脚连接到V_LOW， Φ1上的上升沿导致U1将输出信号拉高。由于串联电阻R1相对于MAX4644导通电阻(47欧姆 vs. 2.5欧姆典型)较大，因此对输出电压的直接影响最小。然而，一旦Φ1通过逆变器串传播，Φ2的下降沿导致U2从V(IN(LOW))过渡到V(IN(HIGH))。低阻抗上拉(R1)的存在为信号转换提供了驱动，紧随其后的是U2的闭合。

输入信号为5V逻辑，输出从1V到2V摆动(图2)。您可以将V(IN(LOW))和V(IN(HIGH))设置为U1和U2供电范围内的任何电平。请注意，电路的静态电流基本上为零，只有在输出转换期间才有短暂的峰值。输出端上升/下降时间约为4ns，输出阻抗为2.5欧姆。

图2、图1的输入(下跟踪)和输出(上跟踪)说明了快速输出转换和可设置的输出级别

这篇文章的类似版本出现在2001年5月3日的EDN杂志上。