为下一代设备提供DS2152或DS2154硬件的设计

来源：analog 发布时间：2023-08-11

摘要： 本应用说明提供了使用DS2152和DS2154的现有应用程序开始使用较新的DS21552, DS21352, DS21554和DS21354单芯片收发器(sct)的要求。包括讨论最新设备的附加功能，JTAG IEEE 1149.1边界扫描和交错PCM总线操作。

本应用说明提供了使用DS2152和DS2154的现有应用程序开始使用较新的DS21552, DS21352, DS21554和DS21354单芯片收发器(sct)的要求。包括讨论最新设备的附加功能，JTAG IEEE 1149.1边界扫描和交错PCM总线操作。

下一代DS2152/54将是3.3V和5V引脚兼容的T1和E1芯片组，具有新的引脚输出。然而，每个T1和E1单芯片收发器都可以插入现有的DS2152/54插座，无需硬件或软件更改(不使用新功能)。确保将00hex写入到现有但未使用的寄存器位置。未使用的寄存器位置可以用于新特性。表1列出了DS2152/54和DS21352/354/552/554 sct及其相关特性。

表1 达拉斯半导体100引脚LQFP单芯片收发器

功能	DS2152L / LN	DS21352L / LN	DS21552L / LN	DS2154L / LN	DS21354L / LN	DS21554L / LN
T1	X	X	X
E1				X	X	X
3.3 v		X			X
5伏	X		X	X		X
JTAG		X	X		X	X
交错PCM总线		X	X		X	X
高阶资料连结控制控制器	X (1)	X	X		X	X
TCMC		X	X		X	X

注意:
1. DS2152具有专用于FDL应用的HDLC控制器。

IEEE 1149.1边界扫描架构
新的DS21352/354/552/554 sct将采用JTAG的边界扫描架构(IEEE 1149.1)。Framer ModeSelect (FMS)引脚具有一个内部10k上拉电阻，可将新的sct置于DS2152/54传统模式。在遗留模式下，所有JTAG引脚都可以保持不连接。要使用JTAG功能，需要对硬件进行更改以合并5个JTAG引脚，并且需要将FMS引脚绑定为LOW。FMS和JTRST引脚将影响TESTZ引脚(所有四个DS21x5y)和TCR2寄存器中的TEST1和TEST0位(都是DS21x52)。JTRST和FMS条件见表2。表3列出了DS215y上3.3V I/O的新引脚描述以及DS21352/354/552/554 sct上新功能的新引脚描述。表1总结了100引脚LQFP封装中的所有sct。

表2 JTRST和FMS条件

JTRST	FMS	结果
X	1	使能DS21x52的TCR2的TESTZ引脚、TEST1位和TEST0位。
0	0	使能DS21x52的TCR2的TEST1位和TEST0位。
1	0	关闭0 TESTZ，关闭DS21x52的TCR2中的TEST1和TEST0位。

表3 DS2152/54和DS21352/354/552/554 sct的新引脚定义(DS2152/54仅适用于引脚61和83)

销	以前的象征	新象征	类型	描述
76	数控	FMS	我	帧模式选择[FMS]。HIGH时选择 DS2152/54模式，LOW时选择DS21x52/x54 模式。如果高，JTRST内部拉低。如果是LOW, JTRST具有正常的JTAG 功能。这个引脚有一个10k的上拉电阻。
5	数控	JTRST	我	IEEE 1149.1 Test Reset [JTRST]。该信号用于异步复位测试接入端口控制器。在上电时，JTRST必须从LOW切换到 HIGH。此操作将设备设置为 device ID模式，允许正常的设备操作。这个引脚有一个10k的上拉电阻。当FMS=1时，此引脚在内部绑低。如果不使用JTAG ，并且帧处于DS21x5y模式(FMS LOW)，则设置JTRST LOW。
2	数控	JTMS	我	IEEE 1149.1测试模式选择[JTMS]。该引脚在JTCLK的上升沿上采样，并用于将测试访问端口放入各种定义的IEEE 1149中。1的状态。这个引脚有一个10k的上拉电阻。
4	数控	JTCLK	我	IEEE 1149.1测试时钟信号[JTCLK]。这个信号用于将数据转移到上升沿的JTDI 和下降沿的JTDO。
7	数控	JTDI	我	Ieee 1149.1 [j]。测试指令和数据被时钟输入JTCLK上升沿上的这个引脚。这个引脚有一个10k的上拉电阻。
10	数控	JTDO	O	Ieee 1149.1 [j]。测试指令和数据从JTCLK下降沿上的这个引脚中时钟输出。如果不使用，这个引脚应该保持不连接。
36	数控	CI	我	Carry In [CI]。输入。在这个引脚上的上升沿导致 RSER和RSIG从HIGH Z状态出来，并且 TSER和TSIG在RSYSCLK/TSYSCLK的下一个上升边开始采样，开始一个8或256位数据的I/O 序列。
54	数控	有限公司	O	执行[CO]。当 8或256 IBO输出序列的最后一位在RSER和RSIG上发生时，将输出设置为HIGH。

交错PCM总线操作(IBO)
新的DS21352/354/552/554 sct具有允许多个sct共享PCM总线用于数据或信令的功能。这可以通过内部控制 sct上的RSYSCLK和TSYSCLK输入来实现。启用该特性后，2个sct或4个sct可以分别共享4.096 MHz或8.192 MHz的总线。有4个寄存器位和两个硬件引脚控制交错总线操作(IBO)。使用IBO时，用户必须首先将IBOEN位设置为逻辑1。然后通过INTSEL位选择字节或帧交错模式。MSEL1和MSEL2一起决定了特定SCT的从模式或主模式，以及有多少SCT被多路复用。两个设备将需要4.096 MHz时钟应用于rsysclk和tsysclk，而四个设备将需要8.192 MHz时钟。弹性存储需要在2.048 MHz的模式下启用和设置。图1显示适当的硬件连接。

图1所示 IBO的硬件连接。

主SCT将不使用CI引脚，而是使用RSYNC/TSSYNC引脚。主SCT的CI引脚应系低。每帧或多帧SYNC/TSSYNC输入信号将重置每个SCT的IBO计数器，并将使主SCT的I/O根据字节或帧交错移动8或256位。在8(th)或256(th)位上，主CO引脚将变为HIGH。该信号可用于下一个SCT的CI引脚。如果在任何时候有一个新的帧或多帧RSYNC/TSSYNC输入信号异步到现有帧或多帧边界，IBO计数器将在主SCT和每个从SCT上重置。当SCT不主动输出数据时，RSER和RSIG引脚将处于HIGH Z状态。看到图2表6显示了CI和CO的设置时间和延迟时间。

图2。伊博语时机。

注:

RSIG只输出每个时隙的最后四个时钟的数据。参考数据表。
B1是MSB。Bn是LSB。对于字节交错，N =8。帧交错时N =256。

表4 为IBO操作注册位

注册一下	描述	逻辑“0”	逻辑“1”
IBOEN	交叉总线操作使能	伊博人残疾	IBO disabled IBO enabled。在此模式下， TSYSCLK和RSYSCLK必须将连接在一起，并在上以2.048 MHz的模式开启弹性存储。
英特尔	交错选择	字节交错	帧交错。
MSEL1	主选择位1	见表5	见表5
MSEL2	主选择位2	见表5	见表5

表5所示 MSEL1和MSEL2位函数

MSEL1	MSWL2	函数
0	0	奴隶设备
1	0	主设备带1个从设备(4.096 MHz时钟)
0	1	主设备带3个从设备(8.192 MHz时钟)
x	x	x

表6所示用于IBO操作的交流特性

参数	象征	最小值	Typ	马克斯	单位
CI的设置时间	t1	20.			ns
SYSCLK/TSYSCLK上升沿后的延迟时间。 CO将在整个RSYSCLK/TSYSCLK期间保持高值。	t2			50	ns

高阶资料连结控制控制器
DS21352/354/552/554 sct将包含基于DS2152中现有HDLC 控制器的增强型HDLC控制器。每个控制器将具有以下特性:

用于TX和RX的64字节缓冲区
选择要通过HDLC控制器的任何时隙或多个时隙(甚至是非连续时隙)
选择单个DS0中的任意位或多个DS0中的相同位

DS21x52 sct中的HDLC控制器将完全向后兼容DS2152中现有的 HDLC控制器。DS2152中的位导向码(BOC)控制器也将在 DS21x52器件中。此功能仅适用于扩展超帧格式(ESF)的设施数据链路应用程序，因此在DS21x54设备中省略。

发送时钟多路控制
DS2152和DS2154分别在TCR1和 CCR2控制寄存器中有一个发送时钟复用控制丢失(LOTCMC)位。如果TCLK没有发生转换，启用这些位允许TCLK在内部连接到RCLKO 。新的TCMC位使TCLK能够在内部连接到RCLKO ，而不管TCLK引脚的情况如何。

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