硅双极宽带锁相环构建块集成电路

来源：analog 发布时间：2023-08-09

摘要： 提出了一种可容纳0.5GHz ~ 9GHz信号频率的宽带锁相环(PLL)模块集成电路(IC)。该设计集成了一个具有可选分频比的预分频器、一个鉴相器、一个用于生产测试的压控振荡器和相关电路。该芯片采用Maxim的GST-2双极线性阵列技术设计，封装在16针塑料双列直插式封装中。其结果是为各种锁相环系统提供了低成本的宽带解决方案。

提出了一种可容纳0.5GHz ~ 9GHz信号频率的宽带锁相环(PLL)模块集成电路(IC)。该设计集成了一个具有可选分频比的预分频器、一个鉴相器、一个用于生产测试的压控振荡器和相关电路。该芯片采用Maxim的GST-2双极线性阵列技术设计，封装在16针塑料双列直插式封装中。其结果是为各种锁相环系统提供了低成本的宽带解决方案。

IEEE 1997。经许可转载，1997年双极/BiCMOS电路与技术会议论文集(BCTM);1997年9月28日至30日。

介绍

许多高速锁相环设计的发展重点正在从研究发展到经济挑战。系统设计人员需要高度集成、具有价格竞争力的解决方案。低成本的解决方案通常需要使用廉价的塑料封装，尽管它对高速性能有不利影响。更高的集成度导致更大的功耗，进一步增加了与塑料封装相关的挑战。因此，本文中描述的锁相环构建块的目标是在低功耗的情况下实现宽带性能，并使性能受封装限制的影响最小。

设计

锁相环构建块IC可以容纳0.5GHz至9GHz的输入信号频率范围，使其适用于大多数锁相环应用，如卫星通信系统，高速测量设备和RF数据通信。该芯片采用硅双极技术制造，NPN晶体管f(T)和f(max)分别为24GHz和22GHz。为了缩短上市时间，我们采用了线性阵列。线性阵列与门阵列相似，只是线性阵列具有用于设计的晶体管、电阻器和电容器等预先放置的元件，而不是用于数字功能的预先放置的门。使用线性阵列可以实现更快的周转时间，但增加的布局寄生和固定数量的元件和元件值可能会阻止设计者实现最佳设计。尽管存在这些潜在的限制，宽带性能仍然通过仔细的布局和创造性的设计来实现，这些设计最有效地利用了可用的组件。

芯片的框图如图1所示。芯片从0.5GHz到9GHz频率范围内的外部源接收调制信号。信号锁相到一个带有片上相位检测器和片外环路滤波器的外部射频输入。预分频器分为两个部分:一个除以8的块和一个除以8 / 9的块。压控振荡器、电荷泵和环路滤波器被保留在芯片之外，因此构建块可以用于各种系统应用。

图1所示锁相环构建模块和完整的锁相环电路。

除以8的触发器使用主/从配置，Q-bar输出反馈到数据输入，将时钟频率除以2倍。图2显示了除以8链中第一个触发器的示意图。第一个触发器的一个特殊特征是包含被称为“保持存活”电流的电流，在原理图中表示为I(K)。保活电流通过保持晶体管不关闭，减少了完全切换Q(9) - Q(16)的时间。使用主差分对电流(I(D))的1/10数量级的值。所有8个发射器跟随器(Q(1) - Q(8))对于除以8的第一个触发器是必需的，因为发射器跟随器的低输出阻抗和高电流驱动能力增加了切换率。对于后续阶段，当速度不是一个问题时，发射器跟随器被消除(或减少数量)，差分对电流被减少，以尽量减少功耗。

图2 除以8链中第一个触发器的示意图

本工作中的鉴相器是基于标准设计的。鉴相器的框图如图3所示。鉴相器有三个输出:UP、DWN和LD。当环路失锁时，根据输入信号频率比参考频率快还是慢，在UP或DWN输出上出现不规则脉冲序列。另一个信号的滤波输出保持高电平。如果信号频率和参考频率相等，则输出脉冲序列是周期性的，其平均值是相位偏移的度量。

图3 相位检测器框图。

开发低成本的“高速”锁相环模块测试是其在生产中成功的关键。包括片上高频(~5GHz)环形振荡器。振荡器的目的是提供一种在近速度晶圆或封装测试期间测试分频器的方法。压控振荡器是一个环形振荡器，使用插值来增加频率响应[1]。振荡器通过外部“使能”引脚单独供电，该引脚在接地时禁用其操作，并在连接到电源时允许操作。二分电路用于将测试输出信号降低到与低速晶圆测试和模分选兼容的频率。

包装

锁相环构建块IC在高频下的成功运行需要仔细重新设计塑料封装，如图4所示。为了获得良好的相位噪声响应，要求对地电感绝对最小化。要求高频预分频器输入(VRF)与鉴相器输入(REFIN)隔离良好。SOIC封装上的16个引脚中的6个是接地引脚，它们被短接到桨上。重组提供了一个相对“干净”的接地点，为芯片接地和芯片衬底连接。用四个接地引脚(每侧两个)包围高频输入信号，提高了输入信号的隔离性。此外，重新加工封装有助于显著提高热阻。封装温度Φja从~100°C/W降至72°C/W，芯片在所有情况下的最高结温均不超过125°C。

图4 包图

根据包装的物理特性，建立了集总参数包装模型。图5显示了该模型，其中包含用于仿真的特定参数值。(给出的值是最短的引线长度。)高频输入信号被放置在封装的中心，以最小化键合线和引线电感，从而降低耦合并改善匹配。

图5 包模式

测量结果

封装锁相环构建模块的最小可检测输入信号与输入频率的关系如图6所示。-20dBm或更小的输入信号足以在很宽的频率范围内工作。该设计在0.5GHz到9GHz范围内工作，但在频率范围内需要稍大的输入功率水平。封装模具的测量在温度范围内进行(-35°C至+90°C)。在较低的温度下，锁相环构建模块在给定的输入信号电平下以更高的速度运行，因为晶体管f(T)随着结温的降低而增加。仿真结果预测了温度对性能的影响。在每个温度下，电源从4.5V到5.5V不等。从图6的数据可以看出，该电路的性能相对独立于电源电压。

图6 封装器件在各种电源电压和温度下的分压器灵敏度

用膜探针对未封装的模具也测量了分压器的灵敏度。图7中显示的两条曲线的相似性表明了包的宽带性能。高达9GHz的晶圆和封装测量值之间几乎没有区别。

图7 分压器灵敏度:在标称条件下封装和晶圆探头数据的比较。(t = 25℃，v (cc)= 11v)

驱动分压器的输入缓冲器设计为匹配50欧姆阻抗。通过理解输入缓冲区拓扑结构，可以解释图8中S(11)的测量结果。阻抗匹配是通过连接在输入和偏置电压之间的50欧姆内部电阻实现的。在非常低的频率下，偏置电路的阻抗增加了输入阻抗。当频率增加时，偏置节点上的电容降低了偏置电路的阻抗。中频实现了良好的匹配。在高频率下，封装和布局的寄生开始降低输入阻抗。所显示的数据还反映了SMA连接器的阻抗，这进一步降低了高频下的性能。在整个工作频率频带内，S(11)优于-5dB，这对于大多数闭环应用来说是足够的。