莱迪思半导体日前发布了ispLEVER? Classic设计工具套件1.4版。ispLEVER Classic设计软件已经升级，添加了带有HDL Analyst功能集的Synopsys Synplify Pro，以及改进的ispMACH? 4000ZE CPLD Fitter，具有更好的功耗优化功能。

Synplify Pro HDL Analyst为设计师们提供了快速直观地实现高阶寄存器传输级（RTL）Verilog或VHDL的方法。设计师可以在图和源代码之间进行交叉查询，以确保其使用的编码方式对目标CPLD器件来说是最高效的。例如：有限状态机（Finite State Machines，FSM）是CPLD设计中常见的功能。FSM由HDL Analyst自动提取并以气泡图方式显示，带有状态变化箭头和一张状态编码表。

为了使ispMACH 4000ZE CPLD的动态功耗最小化，现在Classic 1.4 fitter针对未使用的I/O和时钟源自动使能器件的Power Guard功能，从而避免了不必要的内部开关电路的功耗。ispLEVER Classic 1.4软件还包括针对广受欢迎的ispMACH 4000 CPLD系列而改进的功能和学习资料。4000系列的综合接口已经升级，添加了更多的优化控制和一种参考Synplify 设计约束（Synplify Design Constraint，SDC）文件的方法，用于时序控制。已经扩展了ispLEVER Classic软件的在线帮助功能，这使得使用莱迪思的CPLD设计将更方便有效。现在的在线帮助包括针对ispMACH 4000架构特性和功耗估计的重要技巧“How To”主题。新的“通用”原理图库文件手册说明了SPLD和CPLD器件系列间通用的逻辑符号。Classic 1.4设计软件随ispVM?系统17.8编程环境一起提供。

关于 ispLEVER Classic设计工具套件

ispLEVER Classic是针对莱迪思CPLD和成熟的可编程产品的设计环境。它可以应用于莱迪思器件的整个设计过程，从概念设计到器件JEDEC或位流编程文件输出。莱迪思的客户可以从Lattice Diamond?设计软件中访问包括MachXO? PLD系列的最新的PLD和FPGA产品。通过ispLEVER Classic创建的原理图/VHDL或原理图/Verilog HDL设计输入项目与Lattice Diamond设计软件向前兼容。

第三方工具支持

除了可供下载的适用于莱迪思器件的Synopsys Synplify Pro和Active-HDL Lattice网络版提供了莱迪思器件支持外，Synopsys Synplify Pro和Aldec Active-HDL的所有版本均支持莱迪思的器件。