(华强电子世界网讯)Cadence 设计系统有限公司日前宣布，他们结合最新版本的Virtuoso Chip Editor，推出了一种新的芯片集成流程，对原先Virtuoso全定制设计平台进行了优化。从完全定制的角度看，上述各种解决方案并用，第一次使设计人员可以跨越模拟、全定制数字、射频、存储器/阵列和数字标准单元等诸多设计领域实现完全的物理集成。
    
      这种新一代Cadence 技术比现有全定制设计解决方案性能提高了十倍以上。在一个典型的、具有150多万个晶体管的先进混合信号设计中，它可将物理设计集成时间从一个月缩短到大约两个星期。
    
      Cadence的芯片集成流程和Virtuoso Chip Editor为设计人员提供了一个从版图布局到芯片完成并流片的全程自动化物理设计集成解决方案，大大提高了生产效率，缩短了产品推向市场的时间。本着致力于推动与客户之间开放式合作的精神，Cadence的新芯片集成解决方案推供了一种通过Open Access数据库进行的与Cadence Encounter数字IC设计平台之间的无缝双向集成途径。
    
      “工业界需要的流程和工具，应该能够克服因缺乏协同工作能力而给复杂的SoC的生产速度带来的负面影响”，Silicon Integration Initiative公司的总经理兼首席执行长官史蒂夫·舒尔茨表示，“事实上，基于Open Access数据库的Cadence新芯片集成流程和Virtuoso Chip Editor，通过多重的设计环境为设计人员提供了更大的灵活性和更快的SoC组装。”
    
      “芯片集成流程是Virtuoso平台的关键组件，它在业界里同类产品中，第一次使半导体制造商能够把诸多设计领域集成而在一个芯片上进行设计”，Cadence的副总裁兼Virtuoso全定制IC设计平台总经理费利西娅·詹姆士说：“通过这种先进的全定制设计流程，客户就能应对混合信号IC设计中的挑战，使硅片设计成功的速度大大加快，而且增强了可预测性。”
    
      增强型的平台特征：
    
      Cadence Virtuoso平台通过将Open Access与Cadence Encounter平台集成在一起，确保了全定制设计系统与数字设计系统之间的协同工作。这种多功能性可以使合适的解决方案被应用于对应的设计任务。基于Open Access数据库的芯片集成流程也能允许全定制设计人员通过明确和无缝的集成途径进入数字设计环境。
    
      此外，Cadence正在推出增强版的Virtuoso Chip Editor --3.3版--以进一步提高版图设计效率。3.3版的突出性能包括：如有违反设计规则的情况发生，马上就有可视反馈；先进的连接识别性能，如果出现开路和短路现象，可以马上提醒用户，从而加速芯片的完成。Cadence Chip Editor 3.3版可以更高效地进行全芯片完成的编辑任务。
    
      Cadence的新芯片集成流程得益于强大的设计工具和一整套折衷的方法，将自上而下式设计的速度和自下而上式设计的硅片精确特性结合起来，具备了成功开发混合信号全定制设计所需的各种关键要素，这包括能够在各种设计系统间进行双向数据传递，能够进行早期布局设计中启动自上而下式和自下而上式的设计，模拟布线能力以进行连续仿真的能力，早期且频繁的寄生参数分析能力和大规模设计数据库的芯片完成能力。