（华强电子世界网讯）Cadenc公司发布新款形式分析工具，可生成、分析并验证设计者在运行综合工具、时序分析工具和布局布线工具时使用的设计约束的质量。
    
      以前用户手工创建设计约束，采用实际标准的Synopsys设计约束(SDC)格式，将约束输入工具并运行工具，然后生成设计约束冲突清单。但据Cadence高级产品市场经理Ramesh Dewange表示，随着IC设计越来越复杂，这样做需要运行综合、时序和布局布线工具。这种复杂性要求用户不仅要检查他们的HDL错误和布局错误，还要检查约束的错误。
    
      Dewange说：正交投影约束设计工具(Conformal Constraint Designer)是针对给定设计问题确保其时序约束有效的一款产品，它有助于快速确定时序，可帮助用户指出设计约束中的错误。
    
      这一工具采用了一个形式工具来生成、分析并验证SDC文件。Dewange说：这一形式工具帮助在功能上验证约束是否正确，例如，如果在约束中有一个错误的路径异常，此工具能够通过查看所有可能危害这条路径的组合来确定其设计是否可综合。此技术与等价性检查中所用的技术相同，因此我们将此功能扩展到了约束范围。
    
      Cadence的这款形式分析工具专为与第三方综合工具、静态时序分析工具和布局布线工具一起使用而设计的。此工具可读取RTL和门级网表、SDC和来自静态时序分析和布局工具的关键路径列表(可选)。工具输出标注出错误的SDC文件以及可在波形和原理图工具上显示的视图。