(华强电子世界网讯)Cadence Design Systems公司近日宣布Toshiba America Electronic Components, Inc. (TAEC)已经成功采用基于纳米合成技术的Cadence® Encounter™数字IC设计平台提供破纪录的530 MHz（典型操作条件）可合成64位dual-issue MIPS®核心。最近通过收购Get2Chip获得的Cadence RTL Compiler™合成技术与NanoRoute™ Ultra信号完整性及定时优化布线技术能够无缝配合产生这种复杂、数百万门、130纳米、7层金属CPU设计。
    
     利用RTL Compiler合成技术，Toshiba可大大提高其上一代置顶盒设计的定时性能。它还提供更好的互连结构，以简化后端设计完成并满足Toshiba积极的性能目标。针对实际实现，Toshiba采用了全套NanoRoute Ultra功能，包括并行布线、定时以及信号完整性（SI）优化，以最大化RTL合成技术中实现的性能。在布线期间即解决了信号完整性问题及其对延迟的影响，以实现到芯片的平滑布线。