(华强电子世界网讯)Cadence Design Systems, Inc.最近宣布发布Cadence的Aptivia并行特征提取选项(Parallel Characterization Option)。该产品使得用户方便、经济有效地将电路验证时间减少10倍或者更多。这个新选项将Cadence SPICE模拟并行化用以提取任意多个工艺条件下的特征参数。这样对Aptivia增加了一个新的功能。Aptivia已经完全集成到了Cadence Virtuoso Schematic Composer和模拟电路设计环境。
    
     为保证产品设计的数量，同时又要满足功能目标，设计团队必须对电路进行各种工艺条件和环境变化的验证。这项工作可能需要几个星期时间，迫使大多数的设计人员要么进行不完全验证，要么修改他们的日程。Aptivia并行特征提取直指该问题――通过提供易用、自动的并行化验证方法，将原来的几周的时间缩短到1到2天。一个Aptivia并行特征提取选项使设计人员可以同时进行4个Spectre SPICE仿真，并且，设计人员可以同时使用任意多个选项。
    
     Aptivia是业界第一个也是唯一的一个Specification-Driven电路设计环境，提供了自动化分析，特征提取和验证。它还能很独特地捕捉设计过程并将其作为IP，使得公司能够做到将方法学标准化，其中包括为实现设计复用而对数据进行组织，生成嵌入式的设计文档，以及设计信息的完全共享。
    
     Aptivia和Aptivia并行特征提取选项将于今年晚些时候用于OpenAccess应用程序介面(API)和参考数据库。Cadence正在采用OpenAccess作为她的通用API（Common API）和统一的数据库。