(华强电子世界网讯)Synopsys公司最近宣布, 将大力支持Accellera SystemVerilog语言，以实现更先进的可验证设计（DFV）方法。Synopsys的DFV通过将完整的验证贯穿于整个设计开发过程，从而极大地提高了品质和能力。这一系列成果通过运用先进的验证技术，例如在断言基础上的验证、受约束的随机测试的生成以及形式分析，取得了成功。这套技术与SystemVerilog相结合得出的方法能够在整个设计流程中实现验证。Synopsys公司今天还宣布了其独特的混合型形式RTL验证工具Magellan™，它与Discovery™ 验证平台集成在一起，进一步强化可验证设计方法。
    
     Synopsys的可验证设计方法能够帮助工程师极大地提高设计能力。这种新的方法使用改进后的设计规范驱动验证（其中含有断言功能、简明编码和层次化芯片验证等技术），确保将验证贯穿于设计之中，降低因功能错误而进行高成本再流片的风险。
    
     SystemVerilog语言能够提供统一的设计和验证方法，简化并且加速了验证过程。通过提供关键的语言组件，例如断言功能、测试平台结构以及接口，SystemVerilog可以使新的验证方法增量式地应用到现有的基于Verilog的流程中，从而使其易于被采用。统一语言工具的使用，能够更加便于团队间的沟通，最大限度地发挥设计能力。
    
     VCS现在支持最新的Accellera SystemVerilog 3.0 标准版本，目前这一版本处于控制供应阶段，计划于2003年第四季度全面供应。Design Compiler™ 将从2003年第二季度开始支持SystemVerilog 3.0并提供给试用客户。Formality将从2004年第一季度开始支持SystemVerilog 3.0并提供给试用客户。 Discovery验证平台已经能够对SystemVerilog 3.1版本中的改进提供支持。VCS和 Vera将于2004年上半年开始支持新的SystemVerilog3.1版本并提供给试用客户。