（华强电子世界网）日前，Synopsys公司正式发布了Design Compiler FPGA （DC FPGA），这是一套新的FPGA综合产品，主要面向使用高端FPGA进行ASIC原型设计的设计师。DC FPGA基于Synopsys的Design Compiler技术构建，并与新的Adaptive Optimization （适应性优化）技术相结合，通过一套公用的ASIC和FPGA流程，为设计者实现原型设计提供了一套符合行业标准的增强ASIC解决方案、最佳电路时序效果和最快捷的途径。截至目前，已有超过40家客户购买了DC FPGA，并已顺利完成了20个原型设计。
    
     当前的ASIC设计人员正面临众多的原型设计难题。大部分ASIC原型需要利用目前已有的最大规模、最先进的FPGA。这些FPGA极其复杂，需要一套类似于ASIC的方法学。许多诸如此类的ASIC原型设计必须以全速运行，而对于无线设计来说尤其如此，因而对时序效果品质（QoR）的要求是十分苛刻的。除此之外，如果使用不兼容的综合工具，那么当设计方案在ASIC和原型之间迁移的过程中，设计师在时间消耗和克服易发生错误的手法方面将会颇费周折。通常，RTL代码、综合约束、脚本以及ASIC IP（知识产权）都必须改变，使得这一步骤变得像另外设计一块芯片那样困难。
    
    
     相比较而言，DC FPGA与Design Compiler的兼容性实现了ASIC和FPGA设计环境的集成。DC FPGA能够认可与Design Compiler同样的RTL代码、约束条件、脚本以及IP库，并且为Formality®形式验证提供同样的接口。这样，ASIC和FPGA流程之间能够实现无缝迁移，避免了人工的修改，并提供了实现ASIC原型的最快捷途径。
    
     使用DC FPGA 实现原型设计的人员只需进行一次设计，并且他们的原型设计可以从强大的ASIC 工具——如Formality、Leda®、PrimeTime® 和广泛的DesignWare® 库中获益。
    
     DC FPGA已经可以供应。有关其技术订购许可（TSL）的价格需联系当地销售人员。