（华强电子世界网讯）为了配合业界最低成本现场可编程门阵列 (FPGA) 的推出，Actel公司宣布全新的Libero 6.1集成设计环境 (IDE) 将为以Flash为基础的ProASIC3和ProASIC3E系列FPGA器件提供全面支持。Libero 6.1 IDE具有多项性能、资源优化和易用特性，与先进的第三方设计工具配合使用，可通过仿真、综合及布局实现高效和流畅的流程。该软件已经过优化，以执行ProASIC3和ProASIC3E器件结构的特点，包括独一无二的片上FlashROM (FROM)，可独立于FPGA内核轻易进行编程。
    
     Libero IDE利用创新的技术来协助设计者充分发挥ProASIC3/E器件的FROM功能，独立于FPGA内核而轻易进行编程，适用范围包括设备序列号、IP寻址和版本控制。全新的FlashPoint编程文件生成器将集成预设的FROM宏，包括设备序列，容许客户将FPGA配置与FROM编程档案汇集一起。FlashPoint编程文件生成器还可为FROM内容提供加密功能，如安全报头、加密匙和FlashLOCK安全性等。在完成ProASIC3/E设计流程后，设计者可利用FlashPoint软件改变FROM的功能，同时又保存ProASIC3/E内核逻辑的安全性。
    
     Actel的ACTgen内核构建工具现可提供详尽的用户界面，确保各种FROM内容选项可简单地实现，并畅顺地转换为硬件描述语言 (HDL)。定制的FROM应用可透过数据表输入，或作为文本文件读出。用户也可指定一项内置的特性，在编程期间进行自动增加或减少。这样，每个设备都可拥有独一无二的序列编号以辨别特殊应用。
    
     Libero 6.1 IDE包含MultiView Navigator I/O属性编辑器，可简化ProASIC3/E器件内多达19个I/O标准的选择和编程，因而能简化当中的物理实现流程。
    
     该工具套件为高速ProASIC3/E VersaNet全局网络提供完整的支持，可在ProASIC3/E FPGA内映射多达252个不同的内部或外部时钟。其中，ChipPlanner、物理设计约束 (PDC) 和Magma PALACE (物理和逻辑自动化编译引擎) 物理综合工具全面支持VersaNet全局网络，因此能简化所有物理约束流程的应用。Libero 6.1的时序驱动布局配合Synplicity的Synplify和Magma的PALACE工具，保证ProASIC3/E产品能实现以价值为基础FPGA最高的性能水平 – 即66 MHz、64位PCI性能。
    
     Actel Libero 6.1 IDE备有三种版本：Platinum (白金)、Gold (金) 和Silver (银)，全部提供一年期可更新的使用权证。