为了提高灵敏度和选择性，需要最小化相位噪声和参考杂散，并缩短锁定时间。本文中概述的电路提高了本地振荡器(LO)的性能。

相位噪声是LO信号纯度的量度。它是通过在给定的载波偏移量处取1 hz带宽内输出基波功率与噪声功率的比值来确定的。结果以dBc/Hz表示。

杂散频率元素(杂散)可以发生在输出由于内部开关在合成器。在整数N合成器中，它们一般是由于相频检测器(PFD)的频率;在分数N器件中，它们可能是合成器结构性质的结果。在整数N锁相环(PLL)中，它们被称为参考杂散。

锁定时间是指输出从一个频率切换到另一个频率所需的时间，这是许多系统中的一个重要规格。一般来说，当输出稳定在最终所需频率的一定百分比或百万分之一(ppm)以内时，或者锁定在最终相位的指定度数内时，我们就说输出切换或锁定在新频率上。

传统接收机实现

图1显示了最流行的接收机架构(超外差接收机)的总体框图。这里显示的系统是典型的接收器设计，以满足DCS1800标准的移动电话。在本标准中，接收(Rx)频段为1805 MHz ~ 1880 MHz。

在图1中，射频输入应用于射频滤波器，然后是低噪声放大器(LNA)。然后，信号通过具有调谐LO输入的混频器混合到中频(IF)。接下来是额外的滤波，最后的混频器使用单频本振，将固定中频降低到基带。

调谐后的rf LO从干净稳定的参考频率开始，然后是ADF4106锁相环合成器和压控振荡器(VCO)。参考是由温度控制(TCXO)，电压控制(VCXO)，或烤箱控制(OCXO)晶体振荡器提供。锁相环合成器的r分频器将该参考值设定为整数N系统中的通道间距，或分数N系统中通道间距的倍数。PFD将环路输出F(VCO)除以N与r分频器的输出进行比较，环路通过驱动VCO使F(VCO) = F(PFD) × N来驱动PFD输出接近零。通过改变N来改变LO输出频率，从而调整r o。

本LO的相位噪声取决于以下几个因素:参考噪声;合成器(r分频器、n分频器、PFD和电荷泵)中的噪声;N的值;以及合成器PFD工作的频率。

本LO (dB)的相位噪声可以用一般方程来描述:

PN = PN(SYNTH) + 20 log N + 10 log F(PFD)

地点:

PN(SYNTH)是合成器的相位噪声贡献(在相应的数据表中给出，单位为dB)

20 log N是由于合成器中的N值而产生的额外噪声

10 log F(PFD)是由于合成器PFD频率引起的噪声贡献

*有关更详细的解释，请参见“设计一种带有新型宽带整数N锁相环合成器的直接6ghz本地振荡器”，《对话》第35卷第6期，2001年11 - 12月。

参考杂散的水平取决于:PFD设计、PFD电荷泵部分的泄漏、锁相环带宽和压控振荡器灵敏度。锁定时间取决于:PFD频率和锁相环带宽。

在接收机中，中频选择为230 MHz，调谐RF必须以200 khz的步进从2035 MHz到2110 MHz(使用高侧注入)。使用整数N架构来做到这一点，需要200khz的PFD频率，N值从10175 (2035 MHz)到10550 (2110 MHz)不等。

使用最好的商用元件(ADF4106锁相环合成器)，该系统的预期带内相位噪声为-85.6 dBc/Hz。这种系统中的典型参考杂散在200 kHz时为-88 dBc，在400 kHz时为-90 dBc。

使用20khz的环路带宽，典型的锁定时间到10度的相位误差将是250µs。

备选接收器实现

一种新型高带宽锁相环合成器ADF4107现已上市。其RF级能够在高达7.0 GHz的频率下工作，而PFD频率能够在高达104 MHz的频率下工作。这种高带宽功能可用于实现新的接收器架构，如图2所示。在这里，每个级的LO是从一个更高的频率推导出来的，这个频率是所需频率的整数倍。此外，调优是在IF部分完成的。这允许使用非常高的倍数，以改善总体相位噪声和锁定时间。

固定射频

在图2中，固定频率RF LO将信号转换为中频波段，并且在中频波段中调谐通道。再次以DCS1800为例，我们可以选择1520 MHz的固定射频本LO。这可以通过6080-MHz信号除以4得到，如图2所示。

射频本LO的相位噪声为:

- 219 + 20 log 950 + 10 log (6.4 × 10(6)) - 20 log 4
= - 219 + 59.5 + 68 - 12
= -103.5 dBc/Hz

参考杂散将出现在距离载波6.4 MHz的偏移处，并且非常小(<-90 dBc)，因为(a)由于除以4电路会有12 dB的衰减，并且(b)由于这是固定频率的低电平，环路带宽可以降低(例如20 kHz)。一个简单的20 db / 10年衰减将使杂散进一步衰减。

在200千赫、400千赫、600千赫和800千赫时不会有马刺;锁定时间不是问题，因为在固定射频部分不发生调谐。

调,如果

继续DCS1800的例子，图2显示了一个以200 khz步进从285 MHz到360 MHz的调谐中频。为了实现这一点，使用3.2 MHz的PFD频率，以3.2 MHz的步骤产生从4560 MHz到5760 MHz的初始LO。将这些频率除以16得到所需的285 MHz到360 MHz，步进为200 khz。

调谐后中频的最坏相位噪声为:

- 219 + 20 log 1800 + 10 log (3.2 × 106) - 20 log 16
= - 219 + 65 + 65 - 24
= -113 dBc/Hz

参考杂散将出现在离载波3.2 mhz的偏移处。通过选择500 kHz的环路带宽，3.2 MHz的杂散将低于-90 dBc。在DCS系统中，抑制杂散的重要频率是200khz、400khz、600khz和800khz。然而，在建议的配置中，这些频率将不存在杂散，因为我们在3.2 MHz的高PFD频率下工作。

当环路带宽设置为500 kHz, PFD频率设置为3.2 MHz时，锁相将在不到10µs的时间内发生在10度以内。频率锁定响应如图3所示。

过滤方面的考虑

考虑的两种架构本质上都是超外差的，具有两个下变频阶段。过滤在每个阶段都是至关重要的。

在图1中，在LNA之前的RF滤波器抑制非常强的带外干扰。中频滤波器可以是窄带的(GSM中的200khz)，以抑制带内干扰。

在图2中，射频滤波器与图1相同。但是，图2中的中频滤波器不能是窄带的。它必须通过整个频带，因为调音还没有发生。这意味着带内干扰将不得不在稍后的链中过滤，作为基带处理的一部分。几个中频到基带接收器可从。包括AD6650、AD6652、AD9870和AD9874。在分析图2的体系结构时，应该仔细考虑它们。

结论

在更高的PFD频率(最终LO频率的整数倍)下工作锁相环的核心可以改善相位噪声、输出参考杂散和锁定时间。此外，调优中频架构提供更高的性能，因为整数倍数可以更高。但是，需要仔细考虑过滤需求。

本建议中使用的示例是整数N锁相环ADF4107，但配置不限于此。使用分数- N架构的这种配置也可以实现类似的增益。

参考电路

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锁相环(PLL)射频频率合成器-单