ADF4106锁相环合成器建立了速度和射频相位噪声性能的新基准，完全指定工作频率高达6.0 GHz。这使得5.4 ghz至5.8 ghz上层ISM频段的设计大大简化。它采用先进的0.35 μ m BiCMOS工艺制造，取代了引脚和软件兼容的4 ghz ADF4113，成为最快的整数n合成器，并且可以实现3 db的低相位噪声。它只需要3.3 V电源，但其VP引脚指定为高达5.5 V，以兼容基站中使用的模块化vco通常需要的调谐电压水平。

ADF4106频率合成器(图1)可用于在无线接收器和发射器的上行和下行转换部分实现本地振荡器(LOs)。它由一个低噪声数字相频检测器(PFD)、一个精密电荷泵、一个可编程参考分频器、一个可编程a和B计数器和一个双模预分频器(P/P+1)组成。A(6位)和B(13位)计数器与双模预分频器(P/P+1)一起实现N分频器(N = BP+A)。此外，14位参考(R)计数器允许在PFD输入处选择REFIN频率。如果合成器与外部环路滤波器和压控振荡器(VCO)一起使用，则可以实现完整的锁相环(PLL)。它的高带宽意味着在许多高频系统中可以消除倍频器，从而简化系统架构并降低成本。

宽带宽允许它作为一个6 ghz的本地振荡器

adf4106及其前身adf4113使用的标准锁相环系统架构如图2所示。由于ADF4113的最大工作频率约为4ghz，更高的频率需要使用倍频器，这通常需要额外的射频放大器来产生足够的倍频电平。使用ADF4106消除了倍频器及其相关电路，实现了一个更简单、更节能的LO。例如，图3所示的设计产生的射频输出频率从5.4 GHz到6.0 GHz，信道间隔为1 mhz。上端测得的相位噪声为-83 dBc/Hz。

由于ADF4106在此高工作频率下的输入阻抗非常接近50欧姆，因此在RF输入端不需要50欧姆的终端电阻来实现最大功率传输效率。当工作频率较低时，数据表中的s -参数给出了匹配所需的阻抗值。

低相位噪声使其能够作为低噪声，快速沉降的1.5 ghz本地振荡器工作

ADF4106结合宽带分频器，可以改善2.0 GHz以下频率下标准本振电路的相位噪声和锁相时间。

一个典型的无线系统可能产生从1450兆赫到1500兆赫的200千赫增量频率。使用整数N架构来做到这一点，需要200 kHz的相位/频率检测器参考频率，N值从7250 (1450 MHz)到7500 (1500 MHz)不等。

使用ADF4106获得最佳性能时，相位噪声系数为-88 dBc/Hz。这种系统中的典型参考杂散在200 kHz时为-88 dBc，在400 kHz时为-90 dBc。实现环路带宽为20 kHz，典型的锁定时间为10度相位误差为250µs。

然而，ADF4106可能的宽带操作允许考虑替代架构，如图4a所示。在这种配置中，核心锁相环以最终所需输出频率的倍数工作。在上面给出的示例中，最终期望的频率范围为1450 MHz至1500 MHz。设备频率范围内的倍数为5800mhz ~ 6000mhz，是期望输出频带的4倍。在所提出的方案中，如图4a所示，FPFD工作在800 kHz, FVCO频段为5800 MHz至6000 MHz，通过将FVCO除以4得到最终的系统LO输出。

F(out) = (F(pfd) × n) / x (1)

下面概述了使用这种体系结构的一些后果。

降低相位噪声

合成器相位噪声具有10 log F(PFD)关系。这意味着PFD频率每增加一倍，合成器相位噪声就会降低3db。但是，VCO的输出将被分解，其相位噪声服从20 log X规则。因此，X每增加一倍，相位噪声性能将增加6db。如果PFD频率翻了四倍，如上所述，F(VCO)除以4，最终得到正确的F(OUT)。因此，由于F(PFD)的四倍，将损失6db，而由于除以四，将获得12db，导致相位噪声性能的总体增益为6db，使用图4a，与使用标准架构相比。在上面的例子中，产生的相位噪声将是-94 dBc/Hz。

Reference-spur减少

在整n锁相环中，杂散频率出现在压控振荡器输出端的PFD频率的整数倍处。在图4a中，如果考虑F(VCO)，则这些杂散将位于F(PFD)、2f (PFD)、3f (PFD)等位置。然而，在f(OUT)处，基频除以X (X = 4)，但杂散频率在PFD频率的整数倍处仍然存在。但是，请注意，它们的幅度降低了20 logX (20 log4 = 12 dB)。参见图4b。

因此，使用图4a的X = 4架构，并以200 kHz间隔产生1450 MHz至1500 MHz的FOUT，频率杂散将以800 kHz (PFD频率)的整数倍存在，电平低于-90 dBc。注意，虽然阶跃频率是200khz，但最低频率的杂散是在800khz。

更短的锁定时间

由于图4a中的PFD以更高的频率工作，因此相位比较以更高的速率进行;这将导致循环更快地锁定。此外，由于更高的PFD频率，更宽的环路带宽是可能的，这也有助于提高锁定时间。在本例中，锁相时间约为70µs，相位误差在10°以内，锁相环带宽为80 kHz。

图4a的实际实现如图5所示。

综上所述，图5的电路提供如下性能:

这种性能改进的代价是输出分压器的额外成本和系统整体的额外功耗(HMC通常为ADF4106的13毫安电流要求增加68毫安)。因此，提高性能必须是采用这种体系结构的关键要求。由于HMC采用8引脚SOIC封装，因此实现所需的额外电路板空间极小。

带宽

0.35µm BiCMOS制造工艺和RF设计技术的精心应用使ADF4106的预标器部分可以在高达6.0 GHz的频率下工作，输入电平为- 10 dBm(参考50欧姆)，保证在工业温度范围内(- 40至+85°C)。下面的图6显示了TSSOP封装中ADF4106在-40°C， +25°C和+85°C下的典型灵敏度图。可以清楚地看到，6 GHz的性能完全在信号低于-15 dBm的设备的限制范围内。

相位噪声

相位噪声是衡量本振信号纯度的一种指标，是r - s本振部分中最关键的一个指标，它直接影响接收机的灵敏度。它是在给定的载波偏移量下，在1hz带宽内噪声功率与输出载波功率的比值。以对数比表示，相位噪声的单位为dBc/Hz。相位噪声通常是用频谱分析仪测量的。

图7中的电路将作为讨论相位噪声的电路模型。

锁相环的总相位噪声(dB)可表示为:

PN(TOTAL) = PN(SYNTH) + 20 log N + 10 log F(PFD) (2)

在哪里

PN(TOTAL)是锁相环的总相位噪声
PN(SYNTH)是由锁相环合成器电路本身产生的相位噪声
20 log N为与反馈比1/ N相关的频率放大引起的相位噪声的增加。
10 log F(PFD)是与输入PFD频率相关的噪声增量。图8显示了ADF4106的相位噪声特性作为PFD频率(FPFD)的函数。

给定测量的总噪声，合成器噪声可推断为:

PN(SYNTH) = PN(TOTAL) - 20log N - 10log F(PFD) (3)

这为PLL合成器电路本身提供了一个优点数字，而不考虑PLL N值和PFD频率所带来的噪声，因为这些对于任何被比较的类似电路都是相同的。对于ADF4106，该数字为-219 dBc/ hz -比ADF4113提高了3 db, ADF4113是相位噪声方面最好的整数n合成器。

有了这个相位噪声优值，工程师就可以计算出任意给定PFD频率和RF输出频率下的锁相环总相位噪声。例如，考虑产生频率从1700兆赫到1800兆赫的本地振荡器信号，通道间隔为200千赫。由式(2)可知，采用ADF4106作为锁相环合成器时的近相噪声为

PN(TOTAL) = -219 + 20 log(9000) + 10 log(200 × 10(3))
= (-219 + 79 + 53) dBc/Hz
= -87 dBc/Hz

图8显示ADF4106遵循10 log F(PFD)“规则”(PFD相位噪声与对数频率基本线性)相当一致地一直到30 MHz。一旦PFD频率超过1mhz，一些整数n设备就开始迅速降级。

请注意，-219 dBc/Hz的优点值是通过将图8外推回1 Hz而获得的。一旦N值已知，该图可用于快速识别给定PLL设置中可能的性能。例如，图上的200khz对应于-166 dBc/Hz的相位噪声。加上20 log N (79 dBc)，锁相环相位噪声为-87 dBc/Hz。

参考电路

1. Mini-Circuits Corporation, VCO设计师手册1996。

2. L.W.Couch，数字系统麦克米伦出版公司，纽约，1990。

3. P.Vizmuller，射频设计指南Artech House,1995。

4. R.L.Best，锁相环:设计，仿真和应用第三版，McGraw Hill,1997。

5. Bannerjee, Dean“锁相环性能、仿真与设计”国家半导体网站。

6. 设备公司。ADF4106数据表

7. 赫梯微波公司。HMC362S8G数据表

8. Mike Curtin，“锁相环”，对话33- 3,33 -5和33-7中的三部分系列(1999)。还有硬拷贝:《对话》第33卷，1999年。

9. Goldberg, Bar-Giora，《数字频率合成揭秘》(LLH, 1999)。

10. 伊根，威廉F，锁相频率合成:第二版1999，约翰威利和儿子(1999)。

致谢

感谢比尔亨特宝贵的编辑意见，并对布伦丹戴利验证电路使用。作者还要感谢所有对该设备提供宝贵反馈的客户。