流水线数字转换器(ADC)已成为最流行的ADC架构，采样率从每秒几兆样本(Msps)到100Msps以上。分辨率范围从更快采样率下的8位到更低采样率下的16位。这些分辨率和采样率涵盖了广泛的应用，包括CCD成像、超声医学成像、数字接收器、基站、数字视频(例如HDTV)、xDSL、电缆调制解调器和快速以太网。

较低采样率的应用仍然是连续逼近寄存器(SAR)和集成架构的领域，以及最近的过采样/ 西格马 - 得尔塔 adc。使用闪存adc仍然可以获得最高的采样率(几百Msps或更高)。尽管如此，近年来，各种形式的流水线adc在速度、分辨率、动态性能和低功耗方面都有了很大的提高。

流水线ADC架构

图1显示了一个12位流水线ADC的框图。

在该原理图中，输入V(In)首先通过采样保持(S&H)进行采样并保持稳定，而第一级的闪存ADC将其量化为三位。然后将3位输出馈送到3位DAC(精确到约12位)，输出从输入中减去。这个“残余”然后通过四倍的系数获得并馈送到下一阶段(阶段2)。这个增加的残余继续通过管道，每级提供3位，直到它达到4位闪存ADC，它解析最后4LSB位。由于每个级的位是在不同的时间点上确定的，因此在输入到数字纠错逻辑之前，与相同采样相对应的所有位都与移位寄存器时间对齐。注意，当一个阶段完成处理样品，确定位，并将残留物传递到下一个阶段时，它可以开始处理从每个阶段内嵌入的样品和保持接收到的下一个样品。这种流水线操作是高吞吐量的原因。

数据延迟

由于每个采样必须在其所有相关位可用于数字纠错逻辑组合之前通过整个管道传播，因此数据延迟与流水线adc相关。在图1的示例中，此延迟大约为三个周期(参见图2)。

数字纠错

大多数现代流水线adc采用一种称为“数字纠错”的技术，以大大降低闪存adc(以及单个比较器)的精度要求。在图1中，请注意，求和节点输出端的3位剩余值的动态范围是原始阶段1输入(V(In))的八分之一，但随后的增益仅为4。因此，阶段2的输入只占用阶段2中3位ADC的一半范围(即在阶段1的第一个3位转换没有错误的情况下)。

如果第一个3位闪存ADC中的比较器之一在应用接近该比较器的跳闸点的输入时具有显著偏移，则会产生不正确的3位代码，从而导致不正确的3位DAC输出，从而产生不同的剩余。只要这个增益的剩余不超过后续的3位ADC，就可以证明由剩余管道生成的LSB代码(当添加到不正确的3位MSB代码时)将给出正确的ADC输出代码。这意味着图1中的任何一个闪存ADC都不需要像整个ADC那样精确。事实上，阶段1到阶段4的3位闪存adc只需要大约4位的精度。

数字纠错不会纠正在最后的4位闪存转换中产生的错误。在该转换中产生的任何错误都由4位闪存之前的大(4(4))累积增益抑制。因此，最后阶段只需要超过4位精确。

尽管在图1示例中每个级生成三个原始比特，但由于级间增益只有4，每个级(阶段1到阶段4)有效地只解析两个比特。额外的位只是将剩余的大小减少一半，允许在下一个3位ADC中进行数字纠错的额外范围，如上所述。这个过程被称为相邻阶段之间的“1位重叠”。因此，整个ADC的有效位数为2 + 2 + 2 + 2 + 4 = 12位。

组件的准确性

数字误差校正不会校正单个DAC和增益放大器中的增益或线性误差。前端S&Hs和DAC实际上需要大约12位精度，而后续阶段的组件需要更少的精度(例如，阶段2的10位精度，阶段3的8位精度，等等)。之所以需要降低精度，是因为后一级的误差项要除以前一级间增益。这一事实经常被用来通过使流水线级逐渐变小来节省额外的功率。

在大多数采用CMOS或BiCMOS技术设计的流水线adc中，标准放大器、DAC、求和节点和增益放大器通常被实现为一个称为乘法DAC (MDAC)的单个开关电容电路块。限制MDAC精度的主要因素是固有的电容失配。纯双极实现将更加复杂，并且主要受到电流源DAC和级间增益放大器的电阻失配的影响。

一般来说，对于大约12位或更高的精度，需要某种形式的电容/电阻修整或数字校准，特别是前两个阶段。

数字校准

MAX1200(16位，1Msps)， MAX1201(14位，2Msps)和MAX1205(14位，1Msps)系列adc采用数字校准，以确保出色的精度和动态性能。每个器件都是一个CMOS流水线ADC，具有四个4位级(1位重叠)和一个5位闪存ADC，总共提供3 + 3 + 3 + 3 + 5 = 17个原始位(见图3)。数字校准需要额外的1到3位，以将误差项量化到比ADC本身更高的精度;额外的位也被丢弃，总的来说是14位或16位。

第三阶段从MDAC开始校准;在第三阶段之后，MDAC误差项足够小，不需要校准。第三级输出由剩余的流水线ADC数字化，误差项存储在片上RAM中。一旦第三个MDAC被校准，它可以以类似的方式用于校准第二个MDAC。同样，一旦第二个和第三个MDAC被校准，它们被用来校准第一个MDAC。使用平均(特别是在第一和第二个MDAC中)来确保校准是无噪声的。在正常转换期间，这些错误项从RAM中被召回，并用于调整数字纠错逻辑的输出。

不同的变化

图1中的示例显示，流水线adc可以有许多变化，这取决于几个变量:每个阶段解析多少位;LSB闪存ADC的位数;以及是否使用数字校准或微调来提高前两个阶段的精度。每级比特的划分部分由目标采样率和分辨率决定。一般来说，较高速度的CMOS流水线adc倾向于每级较低的位数(低至每级仅1位，因此级间增益仅为2)，因为很难在CMOS中实现非常高增益的宽带放大器。较低采样率的CMOS流水线adc和双极流水线adc(即使具有非常高的采样率)倾向于每级更多的位。这也减少了数据延迟。

CMOS MAX1425(10位，20Msps)和MAX1426(10位，10Msps)系列采用流行的1.5位/级架构;每级解析1位，重叠0.5位。每个1.5位级有一个1.5位闪存ADC(只有两个比较器)，而不是一个完整的2位闪存ADC。可以证明，通过数字纠错，其工作方式与具有2位闪存ADC和DAC的常规MDAC级相同。这些转换器在10MHz输入采样频率为20Msps时实现59dB的高信噪比。

MAX1444 / MAX1446 / MAX1448 / MAX1449系列(10位，分别为40/60/80/105Msps)是采用每级1.5位架构的最新一代高速，极低功耗10位adc。这些CMOS器件结合了宽带低失真，跟踪保持放大器，以确保在奈奎斯特频带内外具有出色的动态性能。欠采样在数字接收机设计中很常见，使用这些ADC系列是可能的。

一个1.5位/级的流水线ADC

一个1.5位闪存ADC(两个比较器)将输入与比较器阈值进行比较，在本例中为-0.25V和+0.25V。然后ADC给出一个数字输出，对应于输入下降的区域。1.5位表示在V(RESIDUE)和V(IN)传输特性上有三个区域。1位ADC在传输特性上有两个区域(1/High或0/Low)， 2位ADC有四个区域(00、01、10和11)。

根据flash ADC输入下降的区域，剩余电压计算如下，并作为输入电压馈送到下一级。

表1举例说明了如何在7级流水线ADC中将采样的+0.6输入电压转换为数字输出。流水线ADC的第一阶段负责最高有效位，第七阶段给出数字输出的最低有效位。

利用每级的数字输出及其小数点后的值，采样后的+0.6V输入电压对应于:

[(64×1)+(32×0)+(16×1)+(8×0)+(4×1)+(2×0)+(1×1)]= 77

数字输出127(全部为1)将对应于输入1V。因此，77的数字输出将对应于77/127 = 0.606V，这是应用于流水线ADC的采样输入的良好近似值。

流水线ADC与其他ADC的对比

与特别行政区

在逐次逼近寄存器(SAR) ADC中，位由从MSB到LSB的单个高速、高精度比较器逐位决定。SAR ADC将输入与DAC进行比较，DAC的输出由先前确定的位更新，并依次逼近输入。SAR的串行特性限制了其操作速度不超过几个Msps，并且在非常高的分辨率(14到16位)下仍然较慢。然而，流水线ADC采用并行结构，其中每个阶段同时处理1到几个位(连续采样)。虽然在SAR中只有一个比较器，但这个比较器必须快速(以大约比特数x采样率进行时钟)并且与ADC本身一样准确。相比之下，流水线ADC内部的比较器都不需要这种程度的速度或精度。

然而，流水线ADC通常比等效的SAR需要更多的硅面积。SAR也只显示一个周期的延迟(一个周期= 1/F(采样))，而典型的流水线ADC大约有三个或更多的周期。与管道一样，精度超过12位的SAR通常需要某种形式的修剪或校准。

与Flash

尽管固有的并行性，流水线ADC仍然需要在dac和级间增益放大器中精确放大，因此需要显着的线性稳定时间。然而，一个纯粹的闪存ADC有大量的比较器，每个比较器由宽带、低增益前置放大器和一个锁存器组成。与流水线ADC中的放大器不同，前置放大器必须提供不需要线性或精确的增益;只有比较者的行程点必须准确。因此，流水线ADC的速度无法与设计良好的闪存ADC相比。

极快的8位闪存adc(或其折叠/插值变体)确实存在采样率高达1.5Gsps(例如，MAX104 / MAX106 / MAX108)。要找到10位闪存要困难得多，而12位(或更高)闪存adc不是商业上可行的产品。这很简单，因为在闪存ADC中，每增加一位分辨率，比较器的数量就会增加2倍;同时，每个比较器必须是精确的两倍。然而，在管道中，对于一阶，复杂性随着分辨率的增加只是线性增长，而不是指数增长。

在流水线转换器和闪存转换器都可获得的采样率下，流水线设备通常比闪存具有更低的功耗。流水线ADC通常不太容易受到比较器亚稳态的影响。比较器在闪光灯中的亚稳态可能导致闪光码错误，在这种情况下，ADC提供不可预测的、不稳定的转换结果。

相对于西格马 - 得尔塔转换器

传统上，通常用于数字音频的过采样/ 西格马 - 得尔塔型转换器的带宽约为22kHz。最近，一些高带宽sigma-delta转换器的带宽达到了1MHz到2MHz，分辨率为12到16位。这些规格表明非常高阶的西格马 - 得尔塔调制器(例如，四阶或更高阶)结合了多位ADC和多位反馈DAC。它们主要应用于ADSL。西格马 - 得尔塔转换器不需要特殊的修整/校准，即使是16到18位的分辨率。它们在输入端也不需要陡峭的滚降抗混叠滤波器，因为采样率远远高于有效带宽。后端数字滤波器负责这项任务。西格马 - 得尔塔转换器的过采样特性也倾向于“平均”输入端的任何系统噪声。

Sigma-delta转换器以速度换取分辨率。需要多次采样(例如，至少16次，但通常更高)来产生一个最终采样，导致西格马 - 得尔塔调制器的工作速度比最终数据速率快得多。数字抽取滤波器的设计也很繁琐，需要消耗大量的硅面积。在不久的将来，最快的、高分辨率的sigma-delta型转换器的带宽预计不会超过几MHz。与流水线式adc一样，西格马 - 得尔塔转换器也有延迟。

与半(两步)闪光

两步闪变可以概括为两级管道装置。然而，随着数字纠错的位数增加(例如，12位或更高)，每个级将需要合并一个6至7位闪存ADC。级间增益放大器也需要非常高的增益。因此，为了获得更高的分辨率，更明智的做法是使用两个以上的阶段。

结论

流水线ADC是采样率从几个Msps到100Msps以上的首选架构。设计复杂性仅随比特数线性(而不是指数)增加，从而同时为转换器提供高速，高分辨率和低功耗。流水线adc在广泛的应用中非常有用，特别是在数字通信中，转换器的动态性能通常比差分非线性(DNL)和积分非线性(INL)等传统直流规格更重要。在大多数应用中，流水线adc的数据延迟很少受到关注。Maxim不断为其流水线adc产品组合开发新的转换器。这些流水线式ADC很好地补充了采用其他架构设计的ADC系列。