这篇文章的类似版本出现在2001年2月的《传感器》杂志上。

当今数据采集系统的快速变化正在推动半导体数据转换器制造商提供更高水平的分辨率、时钟速度和动态性能。因为这些要求不能总是用单个芯片来满足，它们需要系统设计者的创造力。

现有的一组高速adc的时间交错可以使系统的采样速度倍增，但在更高的采样速度下，它变得棘手而复杂。下面的讨论有助于深入了解这种技术，涵盖了这种设计的积极和消极方面，并为高速数据采集系统中多个adc的成功交错提供了有价值的理论。

什么是时间交错?

对于非常高速的应用，时间交错通过并行操作两个或多个数据转换器来提高系统的总体采样速度。这听起来合理且简单，但实际上需要比并行两个adc更多的努力。在详细讨论这种安排之前，将时间交错系统的采样率与单个转换器的采样率进行比较。根据经验，并行操作N个adc可使系统的采样率增加约N倍。因此，对于拥有N个adc的交错系统(1)，采样(时钟)频率;可以描述如下:

图1中的简化框图说明了一个单通道、时间交错的DAQ系统，其中两个adc使系统的采样率加倍。这个速率(f(SYSTEM_CLK))是一个时钟信号，其速率是f(CLK1) = f(CLK2)的两倍。因为f(CLK1)相对于f(CLK2)延迟了f(SYSTEM_CLK)的周期，两个adc交替采样输入信号，产生一个等于f(SYSTEM_CLK)的总采样率。每个转换器工作在一半的采样频率。

时间交错是如何工作的?

通过分析n位双步闪存转换器的工作原理，可以解释一个典型的时间交错系统。时钟速度大于几百兆赫兹的adc通常采用多步(2)时间交错架构，而不是单步直接转换(纯闪存)架构(参见附录中关于闪存转换的讨论)。

为了提高比较器已经以最大速度运行的ADC的采样率，必须扩展上(粗)和下(细)量化器块的数量。这可以通过实现一个n位粗化ADC和两个时间交错的n位精细ADC来实现(图2)。粗量化器CQ决定数字输出的上位(msb)，精细量化器FQ1和FQ2设置数字输出的下位(LSBs)。

在第一步采样时，CQ和FQ1块都连接到输入端，但此时只有粗量化器采样并数字化。在第二步中，来自粗量化器的信息被FQ1和FQ2用来生成参考电平，使它们能够执行精细量化。在采样和使用粗量化器执行转换所需的时间内，lsb被数字化，并且在第二次采样时发生交错。

当第一次采样和转换过程完成后，通过CQ和FQ2对输入进行采样和数字化。当FQ2正在处理第二次采样时，CQ正在进行第三次采样。当第二次采样量化完成后，再用FQ1对第三次采样进行转换。粗量化器总是采样和转换，而细量化器(FQ1和FQ2)交替采样和数字化。重复一遍又一遍，这个过程大致使两步ADC系统的总体采样速度翻倍。

时间交错时应该考虑什么?

推动交错adc的操作极限可能非常有吸引力，但在将该方法转化为成功的实验之前，必须考虑各种限制和考虑因素。

带宽限制:

要求更高采样速度的应用程序通常处理更高频率的输入音调，因此输入带宽为采样速度一半的数据转换器不适合交错。幸运的是，大多数高速数据转换器包括跟踪/保持(T/H)放大器，其全功率和小信号带宽明显高于Nyquist (f(SAMPLE)/2)标准所要求的带宽。

偏移和增益误差:

在单独的adc中，通道对通道的偏置和增益匹配没有被修剪，因此adc之间的增益和偏置不匹配是时间交错系统中关注的参数。如果一个ADC显示偏移而另一个显示增益误差，则数字化信号不仅代表原始输入信号，而且还代表数字域中不希望出现的误差。偏置误差导致数字化信号的相移，增益不匹配表现为信号幅度的差异。因此，对于交错设计，您应该选择具有集成增益和偏移校正的adc，或者包含允许您纠正这些不匹配的外部电路。

非线性:

积分非线性(INL)被描述为实际传递函数与直线的偏差，以lbs或满量程的百分比(%FSR)表示。±1LSB的INL误差对于单个adc来说很常见，但在交错系统中，这种误差很容易翻倍，导致输出代码错误，类似于上面讨论的偏移和增益问题。非线性的出现给系统带来了失真，从而降低了动态参数，如信噪比和失真比(SINAD)以及有效比特数(ENOB)。

时钟相位抖动和噪声:

用作系统时钟的信号应该具有尽可能低的相位噪声。

在二分配置中引入d型触发器降低了对精确50%占空比的严格要求。您应该选择与信号源的频率范围、幅度和转换速率相称的时钟电路。数字化信号的低转换率减轻了对时钟的抖动要求。但是，如果这个转换率很大，则必须最小化时钟抖动。对于全量程幅度正弦输入信号，仅由于时钟抖动而建议的最大信噪比(SNR)为

上面讨论的大多数误差可以通过在时域的校准程序、仔细的电路设计和布局、适当的数据转换器选择和数字后处理来克服。不幸的是，这种方法很复杂，需要额外的成本、冗长的校准和数学分析。

应用程序

通过对实际电路性能的评估和分析，我们可以证实本文提出的理论方法。例如，图3中建议的测试设置是基于使用两个MAX1444评估板(3)。MAX1444在新的10位+3.3V单电源高速数据转换器系列中提供最低速度等级(40Msps)。由于两个现成的测试板不太可能精确匹配，因此请注意将信号源(时钟和输入信号发生器)连接到电路板上:

• 时钟输入必须按照评估套件的规定进行阻抗匹配。

• 为了避免进一步的不匹配，信号源到电路板的电缆长度必须相同。

• 终端电阻应紧密匹配以避免反射。

• 时钟和输入信号源发生器必须锁相才能正常工作。

附录

Flash转换

基于直接转换或闪存架构的adc非常快，可以直接执行多比特转换。但是，为了管理所需的大量比较器和参考电压，必须进行密集的设计。具有N位分辨率的纯闪存转换器具有2(N)-1并联比较器。这些比较器的参考电压由一个电阻网络设置，间隔1LSB = V(FS)/2(N)，其中V(FS)表示转换器的满量程输入范围，N表示其分辨率。

输入电压的变化通常会引起多个比较器输出状态的变化。这些输出变化组合在一个编码器逻辑单元(2(N-1)到n编码器)中，该编码器从转换器产生并行的n位输出。虽然闪存转换器是目前最快的类型，但它们的分辨率(4)通常受到芯片尺寸、输入电容和大量内部高速比较器引入的功耗的限制。此外，flash转换器的重复结构要求并联比较器部分之间的精确匹配，因为任何不匹配都可能导致静态误差(例如，输入偏置电压增加)。

闪光adc也容易产生spc和不稳定的输出，称为“闪光码”。闪光码有两个主要来源:2(N)-1比较器的亚稳态和“温度计编码气泡”。不匹配的比较器延迟会将逻辑上的1变为0(反之亦然)，导致在正常的温度计代码中出现“气泡”。因为ADC的编码器单元不能检测到这个错误，它产生一个乱序代码，显示为“闪光”输出。然而，大多数新的数据转换器设计通过支持比较器数组和带有附加锁存器的编码逻辑来最小化或完全消除这些问题。

(1)每个ADC工作在相同的时钟频率(f(CLK1) = f(CLK2) =…= f(CLKN))作为邻域。

(2)为了简化和比较，我们考虑一个交错两步结构的例子。

(3)评估板允许您测量信道对信道或批次对批次的不匹配及其对时间交错系统性能的影响。

(4)分辨率提高1位需要将比较器的数量增加一倍。

参考电路

1. MAX1444数据表，Rev. 0,8 /00，器件。

2. MAX1448EVKIT数据表，Rev. 0, 0/00, Devices。

3. 集成电路设计，D. Johns和K. Martin, John Wiley &儿子公司，1997年。

4. 集成到数字和数字到转换器，R. van de Plasche, Kluwer学术出版社，1994。

5. 混合信号与DSP设计技术，器件公司工程人员，器件印刷，2000。

6. 管道adc成熟