近年来，在数字世界中出现了一种趋向于更小的器件几何形状和更高的栅极数的趋势。这导致了对逻辑电源的低电压和高电流的要求。随着这一趋势的继续，低于2V和超过30A的电平，传统的降压稳压器方法不再可行。开关电流太高，单个设备无法处理，电感储能超过表面贴装技术，输入电容器的纹波电流要求决定了并联使用许多电容器。尽管所有这一切似乎都是一个足够的挑战，但瞬态响应要求也变得更加严峻。由此产生的问题是:“是否存在一种拓扑可以同时解决所有这些问题?”答案是“PolyPhase ”。

到底什么是多相?

因为很明显，多个fet需要并联来处理当前的需求，问题是是否有一种方法来智能地驱动它们，而不是用蛮力。解决方案是错开导通时间，这样可以说，输入电流波形中的死区就被“填充”了。在最简单的实现中，本质上有两个独立的同步降压稳压器运行180°失相。这样做的净效果是两个通道的输入和输出纹波电流在稳态操作期间趋于抵消。这导致在输入和输出电容的要求显著降低。总电感能量存储需求也减少了四倍，这意味着电感更小，瞬态动力学大大改善。在大负载阶跃期间，两个通道在最大占空因数下工作，试图维持所需的输出电压。两个电感电流都迅速变化，现在是相加的，因为它们在同一个方向上。因此，对于相同的电感值，转换速率是单通道的两倍。然而，由于在稳态条件下纹波电流抵消，两个电感可以减少到大约一半的值，一个单通道设计将需要相等的纹波电流。由于在转换过程中，它们似乎是并行工作的，因此实际的转换速率是具有相等稳态输出纹波电流的单通道设计的四倍。输入和输出纹波频率都是单通道设计的两倍，进一步简化了滤波要求。

为什么停在两个?

如果两个渠道是好的，那么更多的渠道不是更好吗?一句话，是的。原则上，可以添加的并行通道的数量没有限制。随着通道数n的增加，纹波频率增加到单通道频率的n倍。输入和输出有效值纹波电流继续减小。当n大于3时，收益递减。在三个阶段，纹波衰减非常大，动态性能很好。添加更多的通道会产生轻微的改进，但到n = 3时将实现显著的增益。唯一真正的损失是增加了复杂性。

另一个值得考虑的方面是可扩展性。这是合理的与今天的技术建立一个单级，所有表面贴装，同步降压稳压器能够大约15安培的连续输出电流。在较高的电流水平下，单个器件的功耗变得难以管理。驱动ic的栅极驱动能力有些有限，无法驱动足够并联的mosfet在高频下处理更大的电流。在表面贴装技术中无法获得具有更大能量存储能力的电感器。因此，如果需要大于15安培的电流，则只需并联额外的级即可获得更大的电流。对于30安培，使用两个级。在45安培时，使用三级，以此类推。随着级的增加，纹波电流进一步减小，因此不需要增加大量的输入或输出电容器来处理更高的电流能力。

底线是多相设计提供了相当大的成本和功率器件的体积的降低，代价是在控制电路中增加了一点复杂性。

两相设计实例

图1所示的电路是一个两相、电压模式控制、同步降压稳压器，设计用于5V输入和3.3V以下输出电压。它旨在为服务器和工作站应用中的大型存储阵列，asic, fpga等提供动力。在2.5V及以下的输出下，输出能够连续超过30安培，峰值电流能力大于40安培。设计为全表面贴装，板上最大高度5.5mm。整体板面积仅为4.24英寸(2)。效率非常高，如图2中的曲线所示。输出纹波电压如图3所示。电路对10安培负载步进的动态响应如图4所示。响应由输出电容的ESR决定，显示输出电压在10µs内恢复到原始水平。图5和图6显示了输入和输出纹波电流是如何抵消的。

电路操作

基本设计包括两个基于ltc1430cs8的同步降压稳压器并联连接，180°失相运行。U4, CD4047振荡器，用于产生所需的时钟信号并同步两个LTC1430。不幸的是，简单地将两个监管机构并行连接起来，会立即引发灾难。由于正常的元件公差，两个稳压器的输出电压将略有不同。因此，较高的输出电压通道将试图提供满载电流，而较低的电压输出将从输出中吸收电流，不顾一切地试图将输出电压降低到它认为应该的位置。结果就像一只狗追逐自己的尾巴，大电流绕着圈子跑，无处可去。

运算放大器U1解决了这个问题。因为两个通道是相同的，如果输出电流相同，那么输入电流也将相同。输入电源路径中包含低值感测电阻，使电路能够测量输入电流。U1通过对通道2的输出电压进行微调，迫使通道2的输入电流与通道1的输入电流相匹配。它通过从通道2的反馈分压器中添加或减去少量电流来实现这一点。两个感测电阻是短长度的PCB走线，只需要比例精确。这些电阻的绝对值并不重要(见线性技术应用说明69，附录A，关于如何设计走线电阻的讨论)。

电路中唯一剩下的技巧是Q1及其相关电路的作用。在启动时，LTC1430的时钟频率减慢到大约10kHz，直到输出电压上升到所需电平的大约50%。如果，在这个启动阶段，试图使控制器同步到一个非常高的频率，振荡器斜坡幅度永远不会上升到一个足够高的水平，以跳闸PWM比较器并启用FET驱动器。因此，输出会卡在地面上。Q1通过在打开瞬态期间强制同步信号高来解决这个问题。一旦输出电压接近其最终电平，时钟信号被允许同步两个PWM控制器。

结论

所展示的设计结合了未来几年将出现的数字系统所需的性能特征。基于这些概念的电路将能够在低电压下有效地提供非常高的电流，同时依靠表面贴装技术保持低姿态和最小的占用空间。它们还将提供比使用更传统的设计方法更好的动态性能，并以合理的成本实现所有这些。