值此台积公司成立35周年之际，回顾我们一路走来辛苦耕耘的成果，同时也展望未来的前景。台积公司自从1987年推出3微米技术以来，一直发展到今年准备量产3奈米制程技术，然而我们不会满足于现状，市场永远期待半导体技术能够以稳定且可预期的速度往前演进，第五代通讯和人工智慧开拓了许多新的应用领域，信息量和传递速度都有爆炸性的成长，对运算能力和功耗效率的提升都有更大的需求。

业界依循的电晶体尺寸微缩法则过去已带领我们将每个世代技术的效能、功耗效率、与面积密度不断向上提升，这条路我们将会继续走下去，同时我们也在探索其他崭新的领域，举例来说，台积公司的3DFabric™先进封装及晶片堆叠技术可以从系统层面来改善效能，我们的研发团队在新颖的材料方面也有突破性的进展。

另外一项同样重要的解决方案则是所谓的设计技术协同优化（Design-Technology Co-Optimization，DTCO），我将带领大家一窥这项在台积公司过去几个世代先进技术之效能提升方面扮演重大角色的神秘方法。

设计技术协同优化诚如其字面所示就是设计与制程技术寻求整合式的优化，来改善效能、功耗效率、电晶体密度、以及成本，在支援新的制程技术时通常历经重大的架构创新，而非提供与前一代技术完全相同的结构，仅有做到更小而已。

DTCO的果实绝非唾手可得，制程研发团队与设计研发团队一开始就必须携手合作，针对下一世代技术的定义进行设计技术协同优化，两个团队必须保持开放的心态，探索设计创新与制程能力的可能性，许多创新的想法都在这个阶段被提出来，其中有些想法可能太积极而无法借由既有技术实现，有些想法初步看起来可能很有潜力，但是结果却没那么实用，设计技术协同优化的目的就在于定义真正有意义的调整，超越单纯的几何微缩，进而达成提升效能、功耗、面积的目标。

完成设计技术协同优化的参数定义之后，下一步则是寻出“制程窗口”的极限，借由密集来回的互动过程调整，定义制程的范围边界以达成最佳的效能、功耗、面积，并仍可以高良率大量生产。

为了确保设计技术协同优化创新带来的效能、功耗、面积优势能够应用在客户的产品上，台积公司与开放创新平台联盟之电子设计自动化伙伴携手合作，使用的工具能够精准符合新的制程设计法则，充分利用新的技术优化来进行设计最佳化并达成效能、功耗、面积的目标。

举例来说，7奈米就是设计技术协同优化成功的明证之一。台积公司在16奈米率先采用鳍式场效（FinFET）电晶体结构时，我们应用三鳍结构于单一标准元件，提供优于平面式电晶体的驱动强度。基于鳍式分离的特性，第一代FinFET技术使用通用型鳍式栅格（global fin grid）将鳍的置放弹性最大化，此类型栅格预先设定好鳍的置放位置，是一种应用在整个晶片上支援逻辑及混合讯号设计的通用鳍式栅格系统。

迈入到7奈米的时候，我们发现通用型鳍式栅格也许不是优化效能、功耗、面积的最佳选择，因此在进行设计技术协同优化探索时推出特殊型鳍式栅格（local fin grid）的概念，创造了优化标准元件鳍片置放的灵活性，并将寄生电容和电阻降到最低。如此一来，相较于前一世代制程，我们能够使用更少的鳍数量来达到所需的效能，同时提升密度。相较于10奈米制程，DTCO让我们的7奈米制程逻辑密度增加超过1.6倍，速度增快约20%，功耗降低约40%，首次在开放平台上提供半导体产业最先进的逻辑制程。N7制程已进入量产的第四年，需求依旧强劲，一波又一波的客户采用这项制程支援从中央处理器到消费性电子的各种崭新应用产品。

在7奈米制程上减少鳍数量是我们在最近几世代制程之中实现设计技术协同优化的诸多创新范例之一，DTCO涵盖所有台积公司提升技术价值的创新，其中包括逻辑、静态随机存取记忆体、类比、以及输入输出等。秉持同样的精神，我们持续与客户进行DTCO的合作，进一步强化我们的技术并且协助客户获取产品的最大价值，这样的合作展现了台积公司与客户之间互惠共生的关系，推动产业往前迈进。

随着2022年首场全球技术论坛即将揭开序幕，我们期待跟大家分享更多关于DTCO的成果，希望各位有机会可以亲眼见证或是透过线上观赏。